JPS6110263A - ハイブリツドｉｃ - Google Patents
ハイブリツドｉｃInfo
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- JPS6110263A JPS6110263A JP59132465A JP13246584A JPS6110263A JP S6110263 A JPS6110263 A JP S6110263A JP 59132465 A JP59132465 A JP 59132465A JP 13246584 A JP13246584 A JP 13246584A JP S6110263 A JPS6110263 A JP S6110263A
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- JP
- Japan
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- wiring board
- multilayer wiring
- hybrid
- semiconductor
- lead frame
- Prior art date
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/411—Chip-supporting parts, e.g. die pads
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/464—Additional interconnections in combination with leadframes
- H10W70/468—Circuit boards
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、産１ユ、ｌす１分！
この発明は近年益々小型化、多機能化、高密度実装化が
要求されているハイブリッドＩＣに関し、特にリードフ
レームを使用した構造のハイブリッドＩＣに関する。
要求されているハイブリッドＩＣに関し、特にリードフ
レームを使用した構造のハイブリッドＩＣに関する。
従未皇肢血
現在一般的なハイブリッドＩＣは、配線や抵抗を印刷し
たセラミック基板上にＩＣペレットや個別半導体ペレッ
ト、コンデンサなどのチップ部品をマウントしてワイヤ
ボンディングにより接続した構造であるが、このハイブ
リッドＩＣは一般のモノリシックＩＣに比べ信頼性が低
い、生産性が劣る、高コスト化する、外形の標準化が雌
しくでＩＣ自動実装上不利であるといった問題を有して
いた。
たセラミック基板上にＩＣペレットや個別半導体ペレッ
ト、コンデンサなどのチップ部品をマウントしてワイヤ
ボンディングにより接続した構造であるが、このハイブ
リッドＩＣは一般のモノリシックＩＣに比べ信頼性が低
い、生産性が劣る、高コスト化する、外形の標準化が雌
しくでＩＣ自動実装上不利であるといった問題を有して
いた。
上記問題を解決するものとして、リードフレームの能動
素子搭載部、すなわち、ランド部上に複数の種類の半導
体ペレットをマウントして配線し、樹脂モールド成形し
たハイブリッドＩＣが開発されている。このリードフレ
ームを使ったハイブリッドＩＣは、リードフレームの１
つのランド部上に１個のＩＣペレットをマウントして配
線しモールド成形した一般のモノリシックＩＣと同じ製
造ラインで製造できるので、モノリシックＩＣと同様に
生産性、信頼性に優れるが、次の問題を有していた。
素子搭載部、すなわち、ランド部上に複数の種類の半導
体ペレットをマウントして配線し、樹脂モールド成形し
たハイブリッドＩＣが開発されている。このリードフレ
ームを使ったハイブリッドＩＣは、リードフレームの１
つのランド部上に１個のＩＣペレットをマウントして配
線しモールド成形した一般のモノリシックＩＣと同じ製
造ラインで製造できるので、モノリシックＩＣと同様に
生産性、信頼性に優れるが、次の問題を有していた。
交朋）（′シよ”
（Ａ）リードフレームのランド部上に、複数の半導体ペ
レットをマウントすると、マウントされる半導体ペレッ
トの数や種類の変更に応じたリードフレームの設計が必
要で、リードフレームの標準化が難しく、そのためリー
ドフレームの製作は、安価なプレス抜きよりも高価であ
るにもかかわらず、設計変更容易なエツチングにより行
われており、したがってハイブリッドＩＣの低コスト化
を難しくしていた。
レットをマウントすると、マウントされる半導体ペレッ
トの数や種類の変更に応じたリードフレームの設計が必
要で、リードフレームの標準化が難しく、そのためリー
ドフレームの製作は、安価なプレス抜きよりも高価であ
るにもかかわらず、設計変更容易なエツチングにより行
われており、したがってハイブリッドＩＣの低コスト化
を難しくしていた。
ＣＢ）リードフレームの１つのランド部上にマウントし
た複数の半導体ペレットと、ランド部周辺近傍から延び
る多数のリードとは、ボンディングワイヤで接続される
が、半導体ベレ・ノドとリドの配置関係上ワイヤに長過
ぎるもの、短か過ぎるもの、２本のワイヤがクロスする
ものなどがあって、ワイヤ垂れ下がりによるランド部へ
のシュート、ワイヤ切れ、ワイヤ同士のショートなどの
トラブルが発生し易く、歩留まりを低くしていた。
た複数の半導体ペレットと、ランド部周辺近傍から延び
る多数のリードとは、ボンディングワイヤで接続される
が、半導体ベレ・ノドとリドの配置関係上ワイヤに長過
ぎるもの、短か過ぎるもの、２本のワイヤがクロスする
ものなどがあって、ワイヤ垂れ下がりによるランド部へ
のシュート、ワイヤ切れ、ワイヤ同士のショートなどの
トラブルが発生し易く、歩留まりを低くしていた。
〔Ｃ〕 １つのランド部上にマウントされた複数種類の
半導体ペレットの厚さは約２００μ−〜５００μｍと相
当広い範囲で、このように半導体ペレットの厚さが大き
く異なると、全てに良好なワイヤボンディングすること
が極めて難しくなり、信頼性に問題があった。
半導体ペレットの厚さは約２００μ−〜５００μｍと相
当広い範囲で、このように半導体ペレットの厚さが大き
く異なると、全てに良好なワイヤボンディングすること
が極めて難しくなり、信頼性に問題があった。
ＣＤ）ランド部上に半導体ペレットと共に大容量素子や
大インダクタンス素子、大抵抗素子を組込むことができ
ず、大容量、大インダクタンス、大抵抗のハイブリッド
ＩＣを構成する場合は別品の大容量素子や大インダクタ
ンス素子、大抵抗素子を外付けするしか無く、ハイブリ
ッドＩＣの小形化を難しくしていた。
大インダクタンス素子、大抵抗素子を組込むことができ
ず、大容量、大インダクタンス、大抵抗のハイブリッド
ＩＣを構成する場合は別品の大容量素子や大インダクタ
ンス素子、大抵抗素子を外付けするしか無く、ハイブリ
ッドＩＣの小形化を難しくしていた。
□°の
本発明はリードフレームを使ったハイブリッドＩＣの上
記問題点に鑑みてなされたもので、この問題点を解決す
る本発明の技術的手段はリードフレームの能動素子搭載
部上に配線、受動素子パターンを含む回路素子パターン
を選択的に形成した複数の配線基板を積層して一体化し
た多層配線基板をマウントしたことである。
記問題点に鑑みてなされたもので、この問題点を解決す
る本発明の技術的手段はリードフレームの能動素子搭載
部上に配線、受動素子パターンを含む回路素子パターン
を選択的に形成した複数の配線基板を積層して一体化し
た多層配線基板をマウントしたことである。
皿
上記技術的手段においては多層配線基板上やランド部上
にＩＣペレットなどの半導体ペレットが選択的にマウン
トされてワイヤボンディングにて接続される。この多層
配線基板には多数の受動素子、而も大容量、大インダク
タンス、大抵抗の受動素子の組込みが可能で、これによ
りハイブリッドＩＣのより小形化、高密度実装化、多機
能化を可能にする。またリードフレーム使用により一般
のモノリシックＩＣと同じ製造ラインで製造できる。更
にハイブリッドＩＣ回路の変更に多層配線基板を対応さ
せることにより、リードフレームの標準化を可能にする
。
にＩＣペレットなどの半導体ペレットが選択的にマウン
トされてワイヤボンディングにて接続される。この多層
配線基板には多数の受動素子、而も大容量、大インダク
タンス、大抵抗の受動素子の組込みが可能で、これによ
りハイブリッドＩＣのより小形化、高密度実装化、多機
能化を可能にする。またリードフレーム使用により一般
のモノリシックＩＣと同じ製造ラインで製造できる。更
にハイブリッドＩＣ回路の変更に多層配線基板を対応さ
せることにより、リードフレームの標準化を可能にする
。
また多層配線基板を介して半導体ペレットとリードを接
続するため、ボンディングワイヤの長さ等を最適値に設
計することが容易になり、ボンディング作業性が改善さ
れる。
続するため、ボンディングワイヤの長さ等を最適値に設
計することが容易になり、ボンディング作業性が改善さ
れる。
叉ｌ孤
以下本発明の各実施例を図面を参照して説明する。
第１図乃至第３図の第１実施例において、（１）はリー
ドフレームで、このリードフレーム（１）における（２
）は１つの矩形のランド部、（３）（３）−はランド部
（２）の近傍から延びる多数のリード、（４） （４
）〜は各リード（３）（３）−を連結一体化するクイバ
ーである。（５）はランド部（２）上にマウントされた
多層配線基板、（６）は多層配線基板（５）上にマウン
トされた半導体ベレット、（７）（７）−は半導体ペレ
ット（６）と多層配線基板（５）、リード（３）（３）
−を電気的接続するＡｕ線等のワイヤである。
ドフレームで、このリードフレーム（１）における（２
）は１つの矩形のランド部、（３）（３）−はランド部
（２）の近傍から延びる多数のリード、（４） （４
）〜は各リード（３）（３）−を連結一体化するクイバ
ーである。（５）はランド部（２）上にマウントされた
多層配線基板、（６）は多層配線基板（５）上にマウン
トされた半導体ベレット、（７）（７）−は半導体ペレ
ット（６）と多層配線基板（５）、リード（３）（３）
−を電気的接続するＡｕ線等のワイヤである。
多層配線基板（５）は例えば第３図に示すように３枚の
同一の矩形サイズの配線基板（８）（９） （１０）
を絶縁性ペーストや低融点ガラスなどの絶縁性接着剤（
１）） （１））を介して積層一体化したものである
。３枚の配線基板（８）（９） （１０）はセラミッ
クやポリイミド系樹脂などの同種或いは異質の絶縁基板
（８ａ） （９ａ）（１０ａ ）に配線や受動素子を
含む回路素子パターン（８ｂ） （９ｂ） （１０
ｂ ）を形成した異質機能のものである０例えば最下層
の配線基板（８）の回路素子パターン（８ｂ）は、複数
のインダクタンス素子パターンＬ、 、Ｌ２−を含み、
中間層の配線基板（９）の回路素子パターン（９ｂ）は
、複数のコンデンサ素子パターンＣ，、Ｃ２−を含む。
同一の矩形サイズの配線基板（８）（９） （１０）
を絶縁性ペーストや低融点ガラスなどの絶縁性接着剤（
１）） （１））を介して積層一体化したものである
。３枚の配線基板（８）（９） （１０）はセラミッ
クやポリイミド系樹脂などの同種或いは異質の絶縁基板
（８ａ） （９ａ）（１０ａ ）に配線や受動素子を
含む回路素子パターン（８ｂ） （９ｂ） （１０
ｂ ）を形成した異質機能のものである０例えば最下層
の配線基板（８）の回路素子パターン（８ｂ）は、複数
のインダクタンス素子パターンＬ、 、Ｌ２−を含み、
中間層の配線基板（９）の回路素子パターン（９ｂ）は
、複数のコンデンサ素子パターンＣ，、Ｃ２−を含む。
また最上層の配線基板（１０）の回路素子パターン（１
０ｂ ）は中央部に半導体ペレット（６）がマウントさ
れるベレットエリア（１２）と、ベレットエリア（１２
）の近傍に配された多数のポンディングパッド（１３）
（１３）−・−と、絶縁基板（１０ａ ）の周辺部
上に配された多数のポンディングパッド（１４） （
１４）・−と、各ポンディングパッド（１３） （１
３）・・・及び（１４） （１４）−間に選択的に形
成された抵抗素子パターンＲ１、Ｒ２−・−及び配線パ
ターン（１５） （１５）−を含む。各配線基板（８
） （９） （１０）間の電気的接続は例えば図示
しないが、絶縁基板（８ａ）（９ａ） （１０ａ ）
の要所にスルーホール及びこのスルーホール内に導電体
を形成して、三者基板（８） （９） （１０）の
積層時に前記導電体を利用して３つの回路素子パターン
（８ｂ） （９ｂ）（１０ｂ ）を結線することで行
われる。
０ｂ ）は中央部に半導体ペレット（６）がマウントさ
れるベレットエリア（１２）と、ベレットエリア（１２
）の近傍に配された多数のポンディングパッド（１３）
（１３）−・−と、絶縁基板（１０ａ ）の周辺部
上に配された多数のポンディングパッド（１４） （
１４）・−と、各ポンディングパッド（１３） （１
３）・・・及び（１４） （１４）−間に選択的に形
成された抵抗素子パターンＲ１、Ｒ２−・−及び配線パ
ターン（１５） （１５）−を含む。各配線基板（８
） （９） （１０）間の電気的接続は例えば図示
しないが、絶縁基板（８ａ）（９ａ） （１０ａ ）
の要所にスルーホール及びこのスルーホール内に導電体
を形成して、三者基板（８） （９） （１０）の
積層時に前記導電体を利用して３つの回路素子パターン
（８ｂ） （９ｂ）（１０ｂ ）を結線することで行
われる。
このハイブリッドＩＣ製造は、リードフレーム（１）の
ランド部（２）への多層配線基板（５）のマウント、多
層配線基板（５）の最上層配Ｉｉ１基ｔＮ （１０）の
ベレー／ トエリア（１２） 上への半導体ペレット（
６）のマウント、マウントされた半導体ペレット（６）
の表面電極と鰻上層配線基板（１０）のボンディングバ
ンド（１３〉（１３） 、及び最上層配線基板（１０
）の周辺部のボンディングバンド（１４） （１４）
−とリード（３）（３）〜の内側先端部へのワイヤ
（７）（７） のボンディング、及び第１図と第２図の
鎖線で示す樹脂モールドパッケージ（１６）のモールド
成形、最後にリードフレーム（１）からタイバー（４）
（４）−を切断除去して個々のハイブリッドＩＣを得る
工程で行われる。このようなハイブリッドＩＣ製造は、
一般のモノリシックＩＣの製造ラインに多層配線基板マ
ウント工程を加えるだけで同じ製造設備、ラインを使っ
て行え、従ってモノリシックＩＣ同様に生産性良く、且
つ高信頼度でもって製造できる。
ランド部（２）への多層配線基板（５）のマウント、多
層配線基板（５）の最上層配Ｉｉ１基ｔＮ （１０）の
ベレー／ トエリア（１２） 上への半導体ペレット（
６）のマウント、マウントされた半導体ペレット（６）
の表面電極と鰻上層配線基板（１０）のボンディングバ
ンド（１３〉（１３） 、及び最上層配線基板（１０
）の周辺部のボンディングバンド（１４） （１４）
−とリード（３）（３）〜の内側先端部へのワイヤ
（７）（７） のボンディング、及び第１図と第２図の
鎖線で示す樹脂モールドパッケージ（１６）のモールド
成形、最後にリードフレーム（１）からタイバー（４）
（４）−を切断除去して個々のハイブリッドＩＣを得る
工程で行われる。このようなハイブリッドＩＣ製造は、
一般のモノリシックＩＣの製造ラインに多層配線基板マ
ウント工程を加えるだけで同じ製造設備、ラインを使っ
て行え、従ってモノリシックＩＣ同様に生産性良く、且
つ高信頼度でもって製造できる。
上記多層配線基板（５）に多層に形成されたインダクタ
ンス、容量、抵抗の各受動素子は、十分に大インダクタ
ンス、大容量、大抵抗のものが得られ、これにより従来
外付けされていた大インダクタンス、大容量、大抵抗の
受動素子が省略できて、より小形、低コストのハイブリ
ッドＩＣが提供できる。また受動素子の多層配置構造に
より、１つのランド部（２）上でのＩＣ回路のより高密
度配置化が可能で、ハイプリントＩＣの小形化と共によ
り多機能化を図ることが可能となる。更に多層配線基板
（５）上のボンディングバンド（１３） （１３）−
・−１及び（１４）（１４）−ｍ−の位置の選択により
各ワイヤ（７）（７）−−の長さ等が最適に設定されて
、良好なワイヤボンディングが実施される。またハイブ
リッドｒｃの種類に応じ多層配線基板（５）を複数種類
用意することにより、一種類のリードフレーム（１）を
多品種のハイブリッドＩＣ製造に使用することができ、
このリードフレーム（１）の標準化によりリードフレー
ム（１）を安価なプレス抜きで製作することがを利とな
り、結果的にハイブリッドＩＣの低コスト化が可能とな
る。尚、多層配線基板（５）の種類変更は積層する配線
基板（８） （９） （１０）のサイズを標準化し
て、この３枚の内の全て或いは１枚、２枚のみを変更す
ることや、更に別の配線基板を追加して積層することな
どで簡単に実施される。
ンス、容量、抵抗の各受動素子は、十分に大インダクタ
ンス、大容量、大抵抗のものが得られ、これにより従来
外付けされていた大インダクタンス、大容量、大抵抗の
受動素子が省略できて、より小形、低コストのハイブリ
ッドＩＣが提供できる。また受動素子の多層配置構造に
より、１つのランド部（２）上でのＩＣ回路のより高密
度配置化が可能で、ハイプリントＩＣの小形化と共によ
り多機能化を図ることが可能となる。更に多層配線基板
（５）上のボンディングバンド（１３） （１３）−
・−１及び（１４）（１４）−ｍ−の位置の選択により
各ワイヤ（７）（７）−−の長さ等が最適に設定されて
、良好なワイヤボンディングが実施される。またハイブ
リッドｒｃの種類に応じ多層配線基板（５）を複数種類
用意することにより、一種類のリードフレーム（１）を
多品種のハイブリッドＩＣ製造に使用することができ、
このリードフレーム（１）の標準化によりリードフレー
ム（１）を安価なプレス抜きで製作することがを利とな
り、結果的にハイブリッドＩＣの低コスト化が可能とな
る。尚、多層配線基板（５）の種類変更は積層する配線
基板（８） （９） （１０）のサイズを標準化し
て、この３枚の内の全て或いは１枚、２枚のみを変更す
ることや、更に別の配線基板を追加して積層することな
どで簡単に実施される。
この第１実施例は多層配線基板〈５）上に１つの半導体
ペレット（６）をマウントしたもので説明したが、実際
のハイブリッドＩＣには、パワー系やシグナル系の複数
種類の半導体ペレットが使用され、特にパワー系半導体
ペレフトを使用したものにおいては次の各実施例のもの
が好適である。
ペレット（６）をマウントしたもので説明したが、実際
のハイブリッドＩＣには、パワー系やシグナル系の複数
種類の半導体ペレットが使用され、特にパワー系半導体
ペレフトを使用したものにおいては次の各実施例のもの
が好適である。
第４図及び第５図の第２実施例は、リードフレーム（１
）のランド部（２）上に中央に矩形の貫通穴（１７）を
有する多層配線基板（１８）をマウントし、貫通穴（１
７）から覗くランド部（２）上にパワー系半導体ペレッ
ト（１９）を直接にマウントし、多層配線基板（１８）
上にシグナル系半導体ベレン） （２０） Ｃ２０）
をマウントしたものである。多層配線基板（１８）の構
造は、中央に貫通穴（１７）を形成したこと、最上層配
線基板上に複数の半導体ベレン） （２０） （２０
）をマウントしたこと以外は第１実施例のものと内容的
に同様なので、説明は省略する。
）のランド部（２）上に中央に矩形の貫通穴（１７）を
有する多層配線基板（１８）をマウントし、貫通穴（１
７）から覗くランド部（２）上にパワー系半導体ペレッ
ト（１９）を直接にマウントし、多層配線基板（１８）
上にシグナル系半導体ベレン） （２０） Ｃ２０）
をマウントしたものである。多層配線基板（１８）の構
造は、中央に貫通穴（１７）を形成したこと、最上層配
線基板上に複数の半導体ベレン） （２０） （２０
）をマウントしたこと以外は第１実施例のものと内容的
に同様なので、説明は省略する。
この第２実施例のように、パワー系半導体ペレット（１
９）を貫通穴（１７）からランド部（２）上に直接にマ
ウントすることにより、パワー系半導体ペレフｌ−（１
９）の放熱性が十分に確保され、動作的に安定したハイ
ブリッドＩＣが得られる。またパワー系半導体ベレット
（１９）と多層配線基板（１８）の厚さを同程度に設定
することが可能で、このようにするとパワー系半導体ベ
レン） （１９）の表面電極と、多層配線基板（１８）
上のポンディングパッド（２１） （２１） −とが
同程度の高さになる。いわゆるディンプル構造となり、
ワイヤボンディングが良好に行える。
９）を貫通穴（１７）からランド部（２）上に直接にマ
ウントすることにより、パワー系半導体ペレフｌ−（１
９）の放熱性が十分に確保され、動作的に安定したハイ
ブリッドＩＣが得られる。またパワー系半導体ベレット
（１９）と多層配線基板（１８）の厚さを同程度に設定
することが可能で、このようにするとパワー系半導体ベ
レン） （１９）の表面電極と、多層配線基板（１８）
上のポンディングパッド（２１） （２１） −とが
同程度の高さになる。いわゆるディンプル構造となり、
ワイヤボンディングが良好に行える。
第６図の第３実施例はランド部（２）上にマウントされ
る多層配線基板（２２）の−辺中央に上下を貫通する切
欠き（２３）を設け、この切欠き（２３）からランド部
（２）上に大電力消費型半導体ベレット（１９）をマウ
ントし、多層配線基板（２２）上には小信号作動型半導
体ペレット（２０） （２０）をマウントしたもので
、内容的には第２実施例と同様である。
る多層配線基板（２２）の−辺中央に上下を貫通する切
欠き（２３）を設け、この切欠き（２３）からランド部
（２）上に大電力消費型半導体ベレット（１９）をマウ
ントし、多層配線基板（２２）上には小信号作動型半導
体ペレット（２０） （２０）をマウントしたもので
、内容的には第２実施例と同様である。
第７図の第４実施例のランド部（２）上にマウントされ
る多層配線基板（２４）は外形サイズが同じで内形サイ
ズが異なる３枚の口字状配線基板（２５＞ （２６）
（２７）を外周を揃えて内形サイズの小さいものか
ら順に積層したもので、中央部に内壁面が階段状になっ
た貫通穴（２８）が形成される。最下層の配線基板（２
５）と中間層の配線基板（２６）の階段状に露出する上
面内周部及び最上層の配線基板（２７）上の適所にボン
ディングバンド（２９） （２９）・−・が形成され
る。
る多層配線基板（２４）は外形サイズが同じで内形サイ
ズが異なる３枚の口字状配線基板（２５＞ （２６）
（２７）を外周を揃えて内形サイズの小さいものか
ら順に積層したもので、中央部に内壁面が階段状になっ
た貫通穴（２８）が形成される。最下層の配線基板（２
５）と中間層の配線基板（２６）の階段状に露出する上
面内周部及び最上層の配線基板（２７）上の適所にボン
ディングバンド（２９） （２９）・−・が形成され
る。
この多層配線基板（２４）をランド部（２）上にマウン
トした後、貫通穴（２８）からランド部（２）上にパワ
ー系半導体ペレント（１９）がマウントされ、半導体ベ
レット（１９）の表面電極と各配線基板（２５） （
２６） （２７）のポンディングパッド（２９）
（２９）−・・、及び最上層配線基板（２７）の上面外
周部のボンディングバンド（２９’ ）（２９°）−・
・とリード（３）（３）−・・にワイヤ（７）（７）−
・がボンディングされる。
トした後、貫通穴（２８）からランド部（２）上にパワ
ー系半導体ペレント（１９）がマウントされ、半導体ベ
レット（１９）の表面電極と各配線基板（２５） （
２６） （２７）のポンディングパッド（２９）
（２９）−・・、及び最上層配線基板（２７）の上面外
周部のボンディングバンド（２９’ ）（２９°）−・
・とリード（３）（３）−・・にワイヤ（７）（７）−
・がボンディングされる。
第８図の第５実施例の多層配線基板（３０）は内形サイ
ズ、外形サイズ共に異なる３、ＩＩｉの口字状配線基板
（３１） （３２） （３３）を内外壁面階段状に
して積層したもので、各配線基板（３１）（３２）
（３３）の露出する上面内外周部に、ポンディングパッ
ド（３４） （３４）・−・が形成される。
ズ、外形サイズ共に異なる３、ＩＩｉの口字状配線基板
（３１） （３２） （３３）を内外壁面階段状に
して積層したもので、各配線基板（３１）（３２）
（３３）の露出する上面内外周部に、ポンディングパッ
ド（３４） （３４）・−・が形成される。
この多層配線基板（３０）をランド部（２）上にマウン
トした後、中央の貫通穴（３５）からランド部（２）上
に大電力消費型半導体ベレット（１９）がマウントされ
ワイヤボンディングが行われるやこのワイヤボンディン
グは半導体ペレット（１９）と、各配線基板（３１）
（３２） （３３）の上面内周部上のポンディフグ
パッド（３４）（３４） −とで行われ、リード（３）
（３）・−と各配線基板（３１） （３２）
（３３）の上面外周部上のボンディングバンド（３４°
）（３４”）・・とで行われる。
トした後、中央の貫通穴（３５）からランド部（２）上
に大電力消費型半導体ベレット（１９）がマウントされ
ワイヤボンディングが行われるやこのワイヤボンディン
グは半導体ペレット（１９）と、各配線基板（３１）
（３２） （３３）の上面内周部上のポンディフグ
パッド（３４）（３４） −とで行われ、リード（３）
（３）・−と各配線基板（３１） （３２）
（３３）の上面外周部上のボンディングバンド（３４°
）（３４”）・・とで行われる。
尚、多層配線基板は３層構造に限らず、２層、３層以上
にすることも可能である。
にすることも可能である。
名思及効１
本発明によれば一般のモノリシックＩＣと同じ製造ライ
ンを使っても製造が可能で、生産性、信頼性の良いハイ
ブリッドＩＣが提供できる。また多層配線基板使用によ
りリードフレームの標準化が容易、受動素子の外付は部
品の省略が可能でより小形化、低コスト化が図れ、また
ボンディングワイヤを最適な長さに設計することが可能
で、ワイヤボンディング性の良好なものが提供できる。
ンを使っても製造が可能で、生産性、信頼性の良いハイ
ブリッドＩＣが提供できる。また多層配線基板使用によ
りリードフレームの標準化が容易、受動素子の外付は部
品の省略が可能でより小形化、低コスト化が図れ、また
ボンディングワイヤを最適な長さに設計することが可能
で、ワイヤボンディング性の良好なものが提供できる。
第１図は本発明の第１実施例を示す平面図、第２図は第
１図のＡ−Ａ線に沿う断面図、第３図は第１図のハイブ
リッドＩＣにおける多層配線基板の分解斜視図、第４図
は本発明の第２実施例を示す部分斜視図、第５図は第４
図のＢ−Ｂ線に沿う断面図、第６図、第７図、第８図は
本発明の他の各実施例を示す各部分斜視図である。 （１）−リードフレーム、 （２）−ランド部、（５）
−多層配線基板、（８） （９） （１０）−配線
基板、＜８ｂ） （９ｂ） （１０ｂ ） −回路
素子パターン、（１８）−多層配線基板、（２２） −
多層配線基板、（２４）・−多層配線基板、（２５）（
２６） （２７）・−配線基板、（３０）−多層配線
基板、（３１） （３２） （３３） −・配線
基板。 特 許 出 願 人 関西日本電気株式会社代
理 人 江 原 省 合理
原 秀 １）１図 第２図 ８５図 ＩＦＩａ図 簾７ｖ！Ｊ
１図のＡ−Ａ線に沿う断面図、第３図は第１図のハイブ
リッドＩＣにおける多層配線基板の分解斜視図、第４図
は本発明の第２実施例を示す部分斜視図、第５図は第４
図のＢ−Ｂ線に沿う断面図、第６図、第７図、第８図は
本発明の他の各実施例を示す各部分斜視図である。 （１）−リードフレーム、 （２）−ランド部、（５）
−多層配線基板、（８） （９） （１０）−配線
基板、＜８ｂ） （９ｂ） （１０ｂ ） −回路
素子パターン、（１８）−多層配線基板、（２２） −
多層配線基板、（２４）・−多層配線基板、（２５）（
２６） （２７）・−配線基板、（３０）−多層配線
基板、（３１） （３２） （３３） −・配線
基板。 特 許 出 願 人 関西日本電気株式会社代
理 人 江 原 省 合理
原 秀 １）１図 第２図 ８５図 ＩＦＩａ図 簾７ｖ！Ｊ
Claims (1)
- （１） リードフレームの能動素子搭載部上に配線、受
動素子パターンを含む回路素子パターンを選択的に形成
した複数の配線基板を積層して一体化した多層配線基板
をマウントしたことを特徴とするハイブリッドＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132465A JPS6110263A (ja) | 1984-06-26 | 1984-06-26 | ハイブリツドｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132465A JPS6110263A (ja) | 1984-06-26 | 1984-06-26 | ハイブリツドｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6110263A true JPS6110263A (ja) | 1986-01-17 |
Family
ID=15082004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132465A Pending JPS6110263A (ja) | 1984-06-26 | 1984-06-26 | ハイブリツドｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110263A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352956A (ja) * | 1986-08-20 | 1988-03-07 | Toyoda Mach Works Ltd | 接触検出子を用いた寸法測定装置 |
| US4754317A (en) * | 1986-04-28 | 1988-06-28 | Monolithic Memories, Inc. | Integrated circuit die-to-lead frame interconnection assembly and method |
| JPH02109659A (ja) * | 1988-10-20 | 1990-04-23 | Niigata Eng Co Ltd | 接触検出装置 |
| JPH02126696A (ja) * | 1988-11-07 | 1990-05-15 | Fujikura Ltd | ホウロウ配線基板とその製造法 |
| JPH0338867A (ja) * | 1989-07-05 | 1991-02-19 | Nec Corp | 混成集積回路装置 |
| JPH04193460A (ja) * | 1990-11-26 | 1992-07-13 | Yasuda Kogyo Kk | 形状又は面精度測定方法とこれに用いる装置 |
| US5313366A (en) * | 1992-08-12 | 1994-05-17 | International Business Machines Corporation | Direct chip attach module (DCAM) |
| US5332864A (en) * | 1991-12-27 | 1994-07-26 | Vlsi Technology, Inc. | Integrated circuit package having an interposer |
| US5420758A (en) * | 1992-09-10 | 1995-05-30 | Vlsi Technology, Inc. | Integrated circuit package using a multi-layer PCB in a plastic package |
| US5548486A (en) * | 1994-01-21 | 1996-08-20 | International Business Machines Corporation | Pinned module |
| US5878483A (en) * | 1995-06-01 | 1999-03-09 | International Business Machines Corporation | Hammer for forming bulges in an array of compliant pin blanks |
| JP2002110892A (ja) * | 2000-09-27 | 2002-04-12 | Rohm Co Ltd | マルチチップ半導体装置 |
| EP1505645A2 (en) | 2003-08-08 | 2005-02-09 | Hitachi, Ltd. | Resin moulded electronic module |
-
1984
- 1984-06-26 JP JP59132465A patent/JPS6110263A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4754317A (en) * | 1986-04-28 | 1988-06-28 | Monolithic Memories, Inc. | Integrated circuit die-to-lead frame interconnection assembly and method |
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| US5715595A (en) * | 1994-01-21 | 1998-02-10 | International Business Machines Corporation | Method of forming a pinned module |
| US5878483A (en) * | 1995-06-01 | 1999-03-09 | International Business Machines Corporation | Hammer for forming bulges in an array of compliant pin blanks |
| JP2002110892A (ja) * | 2000-09-27 | 2002-04-12 | Rohm Co Ltd | マルチチップ半導体装置 |
| EP1505645A2 (en) | 2003-08-08 | 2005-02-09 | Hitachi, Ltd. | Resin moulded electronic module |
| EP1505645A3 (en) * | 2003-08-08 | 2009-01-14 | Hitachi, Ltd. | Resin moulded electronic module |
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