JPS61114352A - チヤネルアドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理アドレスで動作するチャネルのその論理
アドレスから実アドレスへのアドレス変換方式に関する
。

〔従来の技術〕

チャネルが主記憶にアクセスするには実アドレスが必要
である。そこでＣＰＵ　（中央処理装置）が論理アドレ
スを実アドレスにソフトウェアで変換して該実アドレス
をチャネルに知らせ、チャネルは該実アドレスで主記憶
をアクセスするという実アドレス動作型チャネルが用い
られている。これに対し論理アドレス動作型チャネルも
使用されており、この場合はＣＰＵはチャネルに論理ア
ドレスしか知らせないので、チャネル側で論理／実アド
レス変換をする必要がある。これは具体的には、主記憶
に変換テーブルを設け、チャネル側にそれをアクセスす
るハードウェアを設けて、該ハードウェアにより変換テ
ーブルをアクセスして実アドレスを得るという方法で行
なわれる。しかしながらこの方式では、変換テーブルは
セグメントテーブル及びページテーブルからなるので、
論理／実アドレス変換には主記憶を２回アクセスしなけ
ればならず、時間を要する。

ＣＰＵはＴ　Ｌ　Ｂ　（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏ
ｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）を備えていて、このＴ
ＬＢにより論理／実アドレス変換を高速で実行している
。チャネルにもＣＰＵと同様にＴＬＢを設けておけば高
速アドレス変換が可能になろうが、これは実際には行な
われていない。その理由の１つは、チャネルの主記憶ア
クセスにはコマンドに対するものとデータに対するもの
とがあるが、データ転送は連続していて（１回の転送量
は４〜８ＫＢ）一度アドレスを変換するとページを越え
ない限りその実アドレス（ページアドレス）を使用でき
るからである。また他の理由は、チャネルには複数のサ
ブチャネル（Ｉ　１０）が付くが、サブチャネルの変更
が行なわれると論理空間が変るので、別の（変更前のサ
ブチャネルの）論理空間で変換した結果は使用できず、
従ってチャネル毎に変換レジスタを設けても余り有効で
ないからである。

〔発明が解決しようとする問題点〕

しかしながらｌ１０（入出力装置）のデータ転送速度は
次第に高速化（例えば３ＭＢ／Ｓ以上）されてきており
、また１つのシステムに多数のチャネル台数が接続され
るようになって来ており、アドレス変換に要する時間が
大であるとオーバランが発生しかねない状況になって来
ている。

本発明は、チャネル側で高速論理／実アドレス変換が可
能になるようしてか＼る点を改善しようとするものであ
る。

〔問題点を解決するための手段〕

本発明は、論理アドレスで動作するチャネルの、該論理
アドレスから実アドレスへのアドレス変換方式において
、チャネルと主記憶とを結ぶチャネルデータ処理装置に
アドレス変換結果をチャネル単位に格納する変換レジス
タを設け、またサブチャネルメモリに入出力装置毎に該
変換レジスタのアドレス変換結果を格納する領域を設け
、入出力装置がチャネルに接続されて動作を開始すると
き、当該入出力装置に対するアドレス変換結果を前記変
換レジスタへ取込んで、チャネルからの論理／実アドレ
ス変換要求があれば主記憶の変換テーブルに対するアク
セス要求を出すと共に該変換レジスタをチェックして、
変換結果があればそれをチャネルへ送り、無ければ該変
換テーブルアクセスで得た結果をチャネルへ送りかつ該
結果を変換レジスタへ格納するようにし、またチャネル
の該入出力装置に対する処理終了で前記変換レジスタ内
の変換結果をサブチャネルメモリの格納領域へ退避させ
ることを特徴とするものである。

本発明ではサブチャネル単位に論理／実アドレス変換結
果を格納する領域を主記憶側サブチャネルメモリなどに
設け、またチャネル詳しくはチャネルデータ処理装置に
チャネル毎に論理／実アドレス変換結果を収容する複数
個の変換レジスタを含む変換機構を設け、入出力装置が
動作を開始または再開したら前記格納領域から当該入出
力装置のアドレス変換結果を前記変換レジスタへ移動さ
せ、論理／実アドレス変換要求が発生したら主記憶上の
変換テーブルへ変換要求を上げると同時に、変換レジス
タの内容との比較を行ない、変換結果が該変換レジスタ
に存在するならそれを取り出して使用し、前記変換テー
ブルからの変換結果はキャンセルする。このようにすれ
ば、論理／実アドレス変換を高速で実行することができ
る。

前記入出力装置（サブチャネル）が、チャネルにおいて
動作を停止又は中断したときは、代って他の入出力装置
（サブチャネル）が動作開始するのが普通であるから、
変換機構の変換レジスタ上の当該（動作停止等した）サ
ブチャネルの変換結果は前記格納領域へ移動する。

チャネルのアクセスにはコマンドアクセスとデータアク
セスがあり、データアクセスでは変換結果を再度使用す
ることは少ない（同じページを２度使用する可能性が少
ない）ので、変換レジスタへはコマンドアドレスの論理
／実アドレス変換結果を収容し、データアドレスのそれ
は収容しないのがよい。この場合、変換レジスタの容量
はチャネルプログラム容量相当のものとすればよく、チ
ャネルプログラム（サブチャネル制御プログラム）は４
頁以内（１頁は４ＫＢ程度）の容量であるのが普通であ
るから、変換レジスタは４頁分ちあれば充分であり、こ
れにより、一度変換テーブルを使用しての変換が行なわ
れ＼ば後は該変換は殆んど必要なく、高速なアドレス変
換が可能になる。

勿論変換レジスタに、一部のデータアドレスの変換結果
を収容しておいてもよい。

〔実施例〕

図面で説明すると、第１図はシステムの主記憶およびチ
ャネル部分を示し、ＭＭは該主記憶、ＣＨはチャネル、
ＣＤＰは主記憶とチャネルとの間に設けられるチャネル
データ処理装置である。チャネルＣＨには複数の入出力
装置Ｉ１０が接続され、か＼るチャネルが図では１つで
あるが実際には６４個など多数設けられる。主記憶ＭＭ
には論理／実アドレス変換テーブルＴＢを設け、またチ
ャネルデータ処理装置ＣＤＰにはＴＬＢに対応する変換
機構ＴＭを設ける。変換機構ＴＭには、論理アドレスか
ら実アドレスに変換された結果を収容する変換レジスタ
を各チャネルに４個ずつ設ける。この変換レジスタ１個
は１頁分の変換結果を収容でき、従って全体では前記の
４頁分ある。サブチャネルメモリ　（これは主記憶の一
部でも、又は別のものでもよい）ＳＣＭには変換結果の
格納領域ＳＲを設け、こ＼にサブチャネル別に、変換機
構ＴＭにある論理／実アドレ変換結果を格納する。

チャネルが入出力装置のデータ転送を行なうに当っては
当該入出力装置用の制御プログラムを主記憶より取り寄
せ、該制御プログラムに従って主記憶に対するデータフ
ェッチ、同ストア等を行なうが、該制御プログラムは論
理アドレスあ形でチャネルにＣＰＵより知らされる。チ
ャネルは該論理アドレスを受取るとチャネルデータ処理
装置ＣＤＰに該論理アドレスを実アドレスに変換する要
求を出し、該処理装置はその変換機構ＴＭを介して主記
憶ＭＭにその変換テーブルＴＢのアクセス要求を出して
（該論理アドレス及び、当該サブチャネルに対する変換
テーブル領域の先頭を示すアドレスなどを送る）論理／
実アドレス変換を求めると同時に、該変換機構ＴＭの変
換レジスタをチェックして変換結果があるか即ち当該論
理アドレスに対する実アドレスが格納されているか否か
を調べる。有ればその実アドレスをチャネルＣＨに送り
、主記憶からの変換結果は廃棄する（又は該主記憶アク
セスを中断する）。無ければ、主記憶からの変換結果を
チャネルＣＨへ送り、かつその変換結果即ち実アドレス
を当該論理アドレスと共に変換レジスタへ収容する。

チャネルＣＨは実アドレスを受は取るとそれにより処理
装置ＣＤＰを介して主記憶をアクセスし、データ転送こ
の場合はコマンドフェッチを行なう。

フェッチしたコマンドを解析し、該コマンドが指示する
処理例えばＩｌｏよりデータを取寄せ、それを主記憶へ
格納するデータ転送処理を行なう。

このデータ転送処理においても論理アドレスが示される
ことがあるが、この場合も同様な論理／実アドレス変換
が行なわれる。但しデータ転送における論理／実アドレ
ス変換結果は変換レジスタに格納しないが、もし変換結
果が変換機構ＴＭに有れば（コマンドフェッチによる変
換結果で、データ転送のアドレスが同じ領域を示した時
）その実アドレスをチャネルＣＨに送り、もし変換結果
が無ければ変換テーブルＴＢによる変換結果がチャネル
ＣＨへ送られることになる。

このデータ転送処理が終るとデバイスエンド信号が上り
、退避命令が出るので、これを受けて処理装置ＣＤＰは
変換レジスタＴＨの内容従って変換結果をサブチャネル
メモリＳＣＭの格納領域ＳＲの当該サブチャネルに対す
る部分（斜線を付して示す）へ退避させる。次のＩｌｏ
に対する処理が開始するときチャネルが選択され、該Ｉ
１０と主記憶とのバス等が確立されるが、このリコネク
ション動作をトリガとして当該サブチャネルに対する前
回までの変換結果を格納領域ＳＲから取出し、これを変
換機構ＴＭの変換レジスタへ格納する。従ってチャネル
から変換要求がくると変換レジスタから変換結果を取出
し、要求に応することができるようになる。以下同様で
ある。

第２図はチャネルデータ処理装置ＣＤＰの内部構成を示
す。Ｒ１−Ｒ３はレジスタ、ＡＤＤは加算器、ＣＯＭＰ
は一致回路、Ｇｌ、Ｇ２は選択ゲート、そしてＴＲは変
換レジスタである。レジスタＲ２ヘチャネルより論理ア
ドレスが送られ、これはページアドレスおよびセグメン
トインデックスなどからなる。レジスタＲ１へは主記憶
より変換テーブルＴＢの当該サブチャネル部分のセグメ
ント先頭アドレスおよび該テーブルフェッチデータなど
が送られる。アクセスに際しては先ずこれらのセグメン
トインデックスとテーブル先頭アドレスが加算器ＡＤＤ
で足し込まれ、その結果がレジスタＲ３、ゲートＧ１を
通って主記憶へ、変換テーブルアクセスアドレスとして
送出される。このアクセス結果（ページ先頭アドレス）
がレジスタＲ１へ入り、これとレジスタＲ２のページイ
ンデックス部分が加算器ＡＤＤで足し込まれて変換テー
ブルアクセスアドレスとなり、このアクセス結果（実ア
ドレス）がレジスタＲ１に入る。このレジスタＲ１の該
当部分が加算器ＡＤＤ、レジスタＲ３、ゲートＧ１の経
路でチャネルへ送られ、これがチャネルの求める変換結
果となる。

この変換テーブルをアクセスしての論理／実アドレス変
換は変換レジスタＴＲに該当変換結果がない場合に行な
う。即ちチャネルより論理アドレスがレジスタＲ２に入
ると、そのページアドレス部分が比較器ＣＯＭＰの一方
の入力端に入り、該比較器の他方の入力端には変換レジ
スタＴＲから読出した論理アドレス（これはページアド
レス）が入力し、一致すると比較器ＣＯＭＰはゲートＧ
２を開いて変換レジスタＴＲ中の該当実アドレスを０２
．Ｇｌの経路でチャネルへ送り、主記憶アクセスは中止
する。変換レジスタＴＲに変換結果がない（レジスタＲ
２のページアドレスと同じ論理アドレスがレジスタＴＲ
にない）場合は上記実アドレスの送出、主記憶アクセス
の中断はなく、前述の主記憶アクセス変換動作が行なわ
れる。そして主記憶アクセス変換動作が行なわれたとき
は、レジスタＲ２のページアドレスが変換テーブルＴＲ
の当該チャネルに対する論理アドレス部分に書込まれ、
またチャネルへ送られた実アドレスがその隣りへ書込ま
れる。

変換レジスタＴＲは各チャネル毎に区分され、従って、
６４チヤネルなら６４区分ある。各区分のレジスタ容量
は前述の１サブチャネル分（４頁分）である。■はバリ
ッドビットで、当該論理／実アドレス対が有効（使用中
）か無効（使用済）かを示す。サブチャネルメモリへ退
避させると当該論理／実アドレス対は無効となり、サブ
チャネルメモリより別の論理／実アドレス対を格納可能
になる。

〔発明の効果〕

以上説明したように、本発明ではチャネル側でＴＬＢ相
当の高速アドレス変換ができるので、チャネル数が大に
なり、Ｉｌｏのデータ転送速度が高速になってもそれに
耐え、オーバラン発生などを阻止することができる。

【図面の簡単な説明】

第１図および第２図は本発明の実施例を示すブロック図
である。 図面で、ＴＲは変換レジスタ、ＳＲは格納領域、Ｉｌｏ
は入出力装置である。

Claims (1)

1. 【特許請求の範囲】 論理アドレスで動作するチャネルの、該論理アドレスか
   ら実アドレスへのアドレス変換方式において、 チャネルと主記憶とを結ぶチャネルデータ処理装置にア
   ドレス変換結果をチャネル単位に格納する変換レジスタ
   を設け、またサブチャネルメモリに入出力装置毎に該変
   換レジスタのアドレス変換結果を格納する領域を設け、 入出力装置がチャネルに接続されて動作を開始するとき
   、当該入出力装置に対するアドレス変換結果を前記変換
   レジスタへ取込んで、チャネルからの論理／実アドレス
   変換要求があれば主記憶の変換テーブルに対するアクセ
   ス要求を出すと共に該変換レジスタをチェックして、変
   換結果があればそれをチャネルへ送り、無ければ該変換
   テーブルアクセスで得た結果をチャネルへ送りかつ該結
   果を変換レジスタへ格納するようにし、またチャネルの
   該入出力装置に対する処理終了で前記変換レジスタ内の
   変換結果をサブチャネルメモリの格納領域へ退避させる
   ことを特徴とするチャネルアドレス変換方式。