JPS61125060A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61125060A JPS61125060A JP24599384A JP24599384A JPS61125060A JP S61125060 A JPS61125060 A JP S61125060A JP 24599384 A JP24599384 A JP 24599384A JP 24599384 A JP24599384 A JP 24599384A JP S61125060 A JPS61125060 A JP S61125060A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- conductive thin
- lead pin
- semiconductor device
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/06—Measuring leads; Measuring probes
- G01R1/067—Measuring probes
- G01R1/073—Multiple probes
- G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
- G01R1/0735—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card arranged on a flexible frame or film
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置に係り、特に、半導体装置の電気
特性テスト技術に適用して有効な技術に関するものであ
る。
特性テスト技術に適用して有効な技術に関するものであ
る。
半導体装置を含む電子装置は、その信号処理を高速化す
る傾向にある。高速の信号を扱うにはパッケージや配線
基板による信号の遅延は大きな問題となる。
る傾向にある。高速の信号を扱うにはパッケージや配線
基板による信号の遅延は大きな問題となる。
また、半導体装置の電気特性テストにおいても、これら
の課題を考慮する必要がある。
の課題を考慮する必要がある。
本発明者は、かかる技術を検討した結果、例えば、ビン
・グリッド・アレイ・パッケージ方式の半導体装置の電
気特性テストにおいて、特に、リードピンから電源を供
給する場合、実際の半導体チップ動作時におけるリード
ピンのインダクタンスとテスト時のインダクタンスの相
違によるｔｇノイズが、そのテスト結果の誤差を発生す
る原因となっていることを見出した。
・グリッド・アレイ・パッケージ方式の半導体装置の電
気特性テストにおいて、特に、リードピンから電源を供
給する場合、実際の半導体チップ動作時におけるリード
ピンのインダクタンスとテスト時のインダクタンスの相
違によるｔｇノイズが、そのテスト結果の誤差を発生す
る原因となっていることを見出した。
なお、高速の信号を扱うにはパッケージや配線基板によ
る信号の遅延は大きな問題となる点の技術は、例えば、
日経マグロウヒル社発行「日経エレクトロニクス、別冊
（マイクロデバイスセズ）」ｌ９８４年６月１１日、ｎ
ｏ、２、Ｐ１３７〜１３９に記載されている。
る信号の遅延は大きな問題となる点の技術は、例えば、
日経マグロウヒル社発行「日経エレクトロニクス、別冊
（マイクロデバイスセズ）」ｌ９８４年６月１１日、ｎ
ｏ、２、Ｐ１３７〜１３９に記載されている。
本発明の目的は、半導体装置の電気特性テスト等の動作
テスト時の電源供給をノイズのない安定したものにする
ことが可能な技術を提供することにある。
テスト時の電源供給をノイズのない安定したものにする
ことが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、ピン・グリッド・アレイ・パッケージ方式の
半導体装置において、パッケージ基板のリードピン設置
側の所定部に、電源用又はグランド用リードピンと電気
的に接続された導電性薄膜を設けた半導体装置、及びパ
ッケージ基板のり一部ピン設置側の所定部に、電源用リ
ードピンと電気的に接続された導電性薄膜と、グランド
用リードピンと電気的に接続された導電性薄膜を絶縁体
を介して重ねて、平滑コンデンサを構成するように設け
ることにより、半導体装置の電気特性テスト等の動作テ
スト時の電源電圧をノイズのない安定した電圧にしたも
のである。
半導体装置において、パッケージ基板のリードピン設置
側の所定部に、電源用又はグランド用リードピンと電気
的に接続された導電性薄膜を設けた半導体装置、及びパ
ッケージ基板のり一部ピン設置側の所定部に、電源用リ
ードピンと電気的に接続された導電性薄膜と、グランド
用リードピンと電気的に接続された導電性薄膜を絶縁体
を介して重ねて、平滑コンデンサを構成するように設け
ることにより、半導体装置の電気特性テスト等の動作テ
スト時の電源電圧をノイズのない安定した電圧にしたも
のである。
以下１本発明の構成について、一実施例とともに説明す
る。
る。
なお、全回において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
□〔実施例〕
本実施例は、ピン・グリッド・アレイ・パッケージ方式
の半導体装置に適用したものであり、以下これについて
図面を用いて説明する。
の半導体装置に適用したものであり、以下これについて
図面を用いて説明する。
第１図は、本実施例のピン・グリッド・アレイ・パッケ
ージ方式の半導体装置のリードピン設置側から見た平面
図、第２図は、第１図の■−■切断線における断面図で
ある。
ージ方式の半導体装置のリードピン設置側から見た平面
図、第２図は、第１図の■−■切断線における断面図で
ある。
第１図及び第２図において、ｌはパッケージ基板であり
、その半導体チップ塔載面と反対側の面には、複数のリ
ードピン２が設けられている。３及び４はパッケージ基
板１のリードピン２の設置側に設けられた導電性薄膜で
あり、導電性薄膜３は電源供給用リードピン２Ａと電気
的に接続するように、導体性薄膜４はグランド用リード
ピン２Ｂと電気的に接続するように設けられている。こ
れらの導電性薄膜３及び４は、ピン・グリッド・アレイ
・パッケージ方式の半導体装置の電気特性テスト等の動
作テスト時の電源ノイズの低減をは７１かるために、電
源用又はグランド用リードピン２のインダクタンスの影
響を小さくするためのものである。
、その半導体チップ塔載面と反対側の面には、複数のリ
ードピン２が設けられている。３及び４はパッケージ基
板１のリードピン２の設置側に設けられた導電性薄膜で
あり、導電性薄膜３は電源供給用リードピン２Ａと電気
的に接続するように、導体性薄膜４はグランド用リード
ピン２Ｂと電気的に接続するように設けられている。こ
れらの導電性薄膜３及び４は、ピン・グリッド・アレイ
・パッケージ方式の半導体装置の電気特性テスト等の動
作テスト時の電源ノイズの低減をは７１かるために、電
源用又はグランド用リードピン２のインダクタンスの影
響を小さくするためのものである。
また、ｉ！電源ノイズさらに低減するために、第３図に
示すように、前記導電性薄膜３と４とを絶縁ｒａ５を介
して重ねて、平滑コンデンサ６を形成するように設けて
もよい。この平滑コンデンサ６は、電源回路に侵入して
くるノイズを平滑して電源電圧を安定させるためのもの
である。７は電気特性テスト用測定器の端子であり、第
４図に示すように、信号誘導部材７Ａをスプリング７Ｂ
で押圧するように構成されている。８は前記信号誘導部
材７Ａに電気的に接続されたリード線である６本実施例
によれば、電気特性テストを行う場合。
示すように、前記導電性薄膜３と４とを絶縁ｒａ５を介
して重ねて、平滑コンデンサ６を形成するように設けて
もよい。この平滑コンデンサ６は、電源回路に侵入して
くるノイズを平滑して電源電圧を安定させるためのもの
である。７は電気特性テスト用測定器の端子であり、第
４図に示すように、信号誘導部材７Ａをスプリング７Ｂ
で押圧するように構成されている。８は前記信号誘導部
材７Ａに電気的に接続されたリード線である６本実施例
によれば、電気特性テストを行う場合。
第２図に示すように、電気特性テスト用測定器の端子７
を導電性薄膜３と４に押し付けて電源を供給する。この
時、導電性薄膜３及び４のインダクタンスは、リードピ
ン２のインダクタンスよりも小さいので、電源ノイズが
低減され、安定した電源電圧を供給することができる。
を導電性薄膜３と４に押し付けて電源を供給する。この
時、導電性薄膜３及び４のインダクタンスは、リードピ
ン２のインダクタンスよりも小さいので、電源ノイズが
低減され、安定した電源電圧を供給することができる。
また、第３図に示すように、前記導電性薄膜３と４を絶
縁膜５を介して重ねて設けることにより。
縁膜５を介して重ねて設けることにより。
平滑コンデンサが形成されるので、電源ノイズが平滑さ
れて、さらに安定した電源電圧を供給することができる
。
れて、さらに安定した電源電圧を供給することができる
。
〔効果〕
以上説明したように１本願で開示した新規な技術によれ
ば１次に述べるような効果を得ることができる。
ば１次に述べるような効果を得ることができる。
（１）パッケージ基板のリードピン設置側の所定部に、
電源用又はグランド用リードピンと電気的に接続された
導電性薄膜を設けたことにより、導電性薄膜のインダク
タンスは、リードピンのインダクタンスよりも小さいの
で、電源ノイズが低減され、安定した電源電圧を供給す
ることができる。
電源用又はグランド用リードピンと電気的に接続された
導電性薄膜を設けたことにより、導電性薄膜のインダク
タンスは、リードピンのインダクタンスよりも小さいの
で、電源ノイズが低減され、安定した電源電圧を供給す
ることができる。
（２）前記電源用リードピンと電気的に接続された導電
性′Ｒ１ｇＩと、グランド用リードピンと電気的に接続
された導電性薄膜を絶縁膜を介して重ねて設けることに
より、平滑コンデンサが形成されるので、電源ノイズが
平滑されて、さらに安定したｆｉｔ源電圧電圧給するこ
とができる。
性′Ｒ１ｇＩと、グランド用リードピンと電気的に接続
された導電性薄膜を絶縁膜を介して重ねて設けることに
より、平滑コンデンサが形成されるので、電源ノイズが
平滑されて、さらに安定したｆｉｔ源電圧電圧給するこ
とができる。
（３）前記（１）又は（２）により、半導体装置のｔａ
頼性の向上をはかることができる。
頼性の向上をはかることができる。
以上１本発明を実施例にもとずき具体的に説明したが、
本発明は、１１社記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことはいうまでもない。
本発明は、１１社記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことはいうまでもない。
第【図は１本実施例のビン・グリッド・アレイ・パッケ
ージ方式の半導体装置のリードピン設置側から見た下面
図、 第２図は、第１図のＵ −Ｕ切断線における断面図。 第３図は、導電性薄膜を絶縁膜を介して重ねて設けた例
を示す断面図、 第４図は、電気特性テスト用測定器の端子の構成を示す
断面図である。 図中、■・・・パッケージ基板、２・・・リードピン、
２Δ・・・電源供給用リードピン、２Ｂ・・・グランド
用リードピン、３，４・・・導電性薄膜、５・・・絶縁
膜。 ６・・・平滑コンデンサである。 第 １ 図 、３ｔ ・ Ｔ ・２ Ａ 第 ２ 図 第 ３ 図 第 ４ 図 り
ージ方式の半導体装置のリードピン設置側から見た下面
図、 第２図は、第１図のＵ −Ｕ切断線における断面図。 第３図は、導電性薄膜を絶縁膜を介して重ねて設けた例
を示す断面図、 第４図は、電気特性テスト用測定器の端子の構成を示す
断面図である。 図中、■・・・パッケージ基板、２・・・リードピン、
２Δ・・・電源供給用リードピン、２Ｂ・・・グランド
用リードピン、３，４・・・導電性薄膜、５・・・絶縁
膜。 ６・・・平滑コンデンサである。 第 １ 図 、３ｔ ・ Ｔ ・２ Ａ 第 ２ 図 第 ３ 図 第 ４ 図 り
Claims (1)
- 【特許請求の範囲】 １、ピン・グリッド・アレイ・パッケージ方式の半導体
装置において、パッケージ基板のリードピン設置側の所
定部に、電源用又はグランド用リードピンと電気的に接
続された導電性薄膜を設けたことを特徴とする半導体装
置。 ２、前記電源用リードピンと電気的に接続された導電性
薄膜と、グランド用リードピンと電気的に接続された導
電性薄膜を絶縁膜を介して重ねて、平滑コンデンサを構
成するように設けたことを特徴とする特許請求の範囲第
１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24599384A JPS61125060A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24599384A JPS61125060A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61125060A true JPS61125060A (ja) | 1986-06-12 |
Family
ID=17141869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24599384A Pending JPS61125060A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125060A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001086721A3 (en) * | 2000-05-11 | 2002-04-18 | Advanced Micro Devices Inc | A semiconductor device including an integrated circuit housed in an array package having signal terminals arranged about centrally located power supply terminals |
| US7847393B2 (en) | 1998-12-16 | 2010-12-07 | Ibiden Co., Ltd. | Conductive connecting pins for a package substrate |
-
1984
- 1984-11-22 JP JP24599384A patent/JPS61125060A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7847393B2 (en) | 1998-12-16 | 2010-12-07 | Ibiden Co., Ltd. | Conductive connecting pins for a package substrate |
| US7902659B2 (en) | 1998-12-16 | 2011-03-08 | Ibiden Co., Ltd. | Conductive connecting pin and package substrate |
| US8035214B1 (en) | 1998-12-16 | 2011-10-11 | Ibiden Co., Ltd. | Conductive connecting pin for package substance |
| US8110917B2 (en) | 1998-12-16 | 2012-02-07 | Ibiden Co., Ltd. | Package substrate with a conductive connecting pin |
| US8536696B2 (en) | 1998-12-16 | 2013-09-17 | Ibiden Co., Ltd. | Conductive pin attached to package substrate |
| WO2001086721A3 (en) * | 2000-05-11 | 2002-04-18 | Advanced Micro Devices Inc | A semiconductor device including an integrated circuit housed in an array package having signal terminals arranged about centrally located power supply terminals |
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