JPS61127002A - プログラマブルコントロ−ラのバツクアツプ装置 - Google Patents
プログラマブルコントロ−ラのバツクアツプ装置Info
- Publication number
- JPS61127002A JPS61127002A JP59248149A JP24814984A JPS61127002A JP S61127002 A JPS61127002 A JP S61127002A JP 59248149 A JP59248149 A JP 59248149A JP 24814984 A JP24814984 A JP 24814984A JP S61127002 A JPS61127002 A JP S61127002A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- programmable controller
- switching
- circuit
- stand
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/058—Safety, monitoring
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/14—Plc safety
- G05B2219/14136—Redundancy, masking redundancy, avoid failure but no fault detection
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Safety Devices In Control Systems (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［ｎ明の技術分野］
本発明は、常用系の飼常時にｔｅｔａ系にバンプレスに
切換えてｖｉ卯を続行させるプログラマプルフントロー
ラのバックアップ装【にｎｏ″ＩＪるものである。
切換えてｖｉ卯を続行させるプログラマプルフントロー
ラのバックアップ装【にｎｏ″ＩＪるものである。
［発明の技術的冑購とその問題点］
プログラマブルコントローラのバックアップ装置の一般
的々慎成を第３図に示す。
的々慎成を第３図に示す。
Ｍ３図において、ＣＰＵ（中央ａｌｉ算処理１１１およ
びＰＭ（プログラムメモリ）３は常用系のプログラマブ
ルコントローラを、ＣＰＵ２およびＰＭ４はＩｆＩＩＩ
系のプログラマブルコントローラを構成し、常時は常用
系が！１０（入出力１２り ６に接続されてシステムの
ｌ１１ｍ動作を行い、ｇｆｆＩ系のＩＲ常時はバス切換
えＩＡＭ５によってシステムバスを１００から１０１に
切換えて侍は系を動作させる。
びＰＭ（プログラムメモリ）３は常用系のプログラマブ
ルコントローラを、ＣＰＵ２およびＰＭ４はＩｆＩＩＩ
系のプログラマブルコントローラを構成し、常時は常用
系が！１０（入出力１２り ６に接続されてシステムの
ｌ１１ｍ動作を行い、ｇｆｆＩ系のＩＲ常時はバス切換
えＩＡＭ５によってシステムバスを１００から１０１に
切換えて侍は系を動作させる。
次にバス切換え￥［ｉ１５の従来の一例を第４ｔ１に示
す。
す。
第４図において、５０および５１はそれぞれ常用系およ
び待機系用のデータ記Ｗ１１ｉｔＭ （ＤＭ＞ 、 ５
２はバス切換えｔｌＩＩ御ＶＡ路、５３はバス切換えＵ
御回路５２の指令でバスを切換えるバス切換え回路であ
る。
び待機系用のデータ記Ｗ１１ｉｔＭ （ＤＭ＞ 、 ５
２はバス切換えｔｌＩＩ御ＶＡ路、５３はバス切換えＵ
御回路５２の指令でバスを切換えるバス切換え回路であ
る。
常時は、バス１０２がバス切操え回！３５２内で常用側
にあり、常用系のＣＰＬＪ １がバス１００を介して１
１０６に結合され、ＰＭ３のプログラムに従ってｉｌｌ
ｔｆＯ初作が行われると共に、途中データはＤＭ５０
に保持され、ざらにＤＭ５０の途中データは順次待１系
用のＤＭ５１にコピーされる。
にあり、常用系のＣＰＬＪ １がバス１００を介して１
１０６に結合され、ＰＭ３のプログラムに従ってｉｌｌ
ｔｆＯ初作が行われると共に、途中データはＤＭ５０
に保持され、ざらにＤＭ５０の途中データは順次待１系
用のＤＭ５１にコピーされる。
この状態で常用系のｃｐｕ ｉまたはＰＭ３に異常がＲ
１してＣＰＵ１のヘルシイ信号２００がインアクティブ
になると、侍ｎ系のＣＰＵ２のヘルシイ信号２０１がア
クティブ２であることを条件として、切換え制御回路５
２の指令でバス切換え回路５３がバス１０２を待機側に
切換える。
１してＣＰＵ１のヘルシイ信号２００がインアクティブ
になると、侍ｎ系のＣＰＵ２のヘルシイ信号２０１がア
クティブ２であることを条件として、切換え制御回路５
２の指令でバス切換え回路５３がバス１０２を待機側に
切換える。
これによって待機系のＣＰＵ２がバス１０１を介してＩ
ｌｏに接続され、ＤＭ５１にコピーされている正常な途
中データを用いて、ＰＭ４のプログラムが待機系を動作
させ、システムを停止することなく制御を継続し、これ
によってプログラマブルコントローラのバックアップ動
作が行われる。
ｌｏに接続され、ＤＭ５１にコピーされている正常な途
中データを用いて、ＰＭ４のプログラムが待機系を動作
させ、システムを停止することなく制御を継続し、これ
によってプログラマブルコントローラのバックアップ動
作が行われる。
第５図は上記バス切換えのタイミングチャートの一例を
示している。
示している。
しかしながら上記従来のバックアップ装置は、常用系を
システムデバッグやシミュレーションしているときに出
力されるアンヘルシイ信号によっても自動的に待ｉ系に
切換ねるので、再度元の常用系に戻してデバッグを続行
する必要があり、このためシステムのデバッグに手間が
かかるという問題がある。
システムデバッグやシミュレーションしているときに出
力されるアンヘルシイ信号によっても自動的に待ｉ系に
切換ねるので、再度元の常用系に戻してデバッグを続行
する必要があり、このためシステムのデバッグに手間が
かかるという問題がある。
［発明の目的］
本発明は、常用系が異常の時に侍ｄ系に切換えて訓Ｉｌ
ｌ初作を継続させるバスＩ／）換えＶ＆ηに自動切換え
をインタロックする１能を付加し、システムデバッグま
たはシミュレーション時に無用な切換えが生ずるのを防
止したプログラマブルコントローラのバックアップ装置
を提供することを目的としている。
ｌ初作を継続させるバスＩ／）換えＶ＆ηに自動切換え
をインタロックする１能を付加し、システムデバッグま
たはシミュレーション時に無用な切換えが生ずるのを防
止したプログラマブルコントローラのバックアップ装置
を提供することを目的としている。
［発明のｍ要］
本発明は、常用系のプログラマブルコントローラが異常
になったときシステムバスを自動的に待機系のプログラ
マブルコントローラに切換えて制御動作をバンプレスに
継続させるバス切換え装置を備えたプログラマブルコン
トローラのバックアップ装置において、システム調整時
に常用系のプログラマブルコントローラから待機系のプ
ログラマブルコントローラへの自動切換えをインタロッ
クするインタロック回路を付加し、常用系および待機系
のプログラマブルコントローラをデバッグまたはシミュ
レーションする時に、制御動作が待滋系に無用に切換ね
ってしまうのを防止し、これによってプログラムの機能
チェックの効率とシステム調整の操作性の向上をはかっ
たものである。
になったときシステムバスを自動的に待機系のプログラ
マブルコントローラに切換えて制御動作をバンプレスに
継続させるバス切換え装置を備えたプログラマブルコン
トローラのバックアップ装置において、システム調整時
に常用系のプログラマブルコントローラから待機系のプ
ログラマブルコントローラへの自動切換えをインタロッ
クするインタロック回路を付加し、常用系および待機系
のプログラマブルコントローラをデバッグまたはシミュ
レーションする時に、制御動作が待滋系に無用に切換ね
ってしまうのを防止し、これによってプログラムの機能
チェックの効率とシステム調整の操作性の向上をはかっ
たものである。
［発明の実施例］
本発明の一実施例を第１図に示す。
第１図は、従来の第４図ではバス切換えｖ制御回路５２
が常用系のｃｐｕ ｉおよび待機系のＣＰＵ２のヘルシ
イ信号２００および２０１によりてバス切換えを１１１
ｍしているのに対して、バス切換え制御回路５２とイン
タロック信号３００および３０１によって制御されるイ
ンタロック回路５４とでバス切換えを［０しており、他
は第４図と同じである。
が常用系のｃｐｕ ｉおよび待機系のＣＰＵ２のヘルシ
イ信号２００および２０１によりてバス切換えを１１１
ｍしているのに対して、バス切換え制御回路５２とイン
タロック信号３００および３０１によって制御されるイ
ンタロック回路５４とでバス切換えを［０しており、他
は第４図と同じである。
すなわち第１図において、常時はバス１０２が常用側に
あり、常用系のＣＰＵ１がバス１００を介してｒ１０６
に接続されてｔｌｌ ｌｉｔを行っている。
あり、常用系のＣＰＵ１がバス１００を介してｒ１０６
に接続されてｔｌｌ ｌｉｔを行っている。
常用系のインタロック信号３００が出力されていると、
常用系のヘルシイ信＠２００がインアクティブになって
もインタロック回路５４によって介してバス１０２が待
機系に切換わらないようにインタロックする。
常用系のヘルシイ信＠２００がインアクティブになって
もインタロック回路５４によって介してバス１０２が待
機系に切換わらないようにインタロックする。
第２図は本発明におけるバス切換えのタイミングチャー
トを示している。
トを示している。
これによってデバッグやシミュレーション等のＴ！！整
段階でプログラムを変更した場合などに１ｌｌｔＩｌ動
作が常用系から持ｑ系に不必要に切換ねってしまい、再
度手動によって常用系へのバス切換え操作を行うという
わずられしさがなくなり、プログラマブルコントローラ
を常用系のままでｒ！４ｍすることができる。
段階でプログラムを変更した場合などに１ｌｌｔＩｌ動
作が常用系から持ｑ系に不必要に切換ねってしまい、再
度手動によって常用系へのバス切換え操作を行うという
わずられしさがなくなり、プログラマブルコントローラ
を常用系のままでｒ！４ｍすることができる。
従ってプログラム機能チェックや調整が容易になり、デ
バッグやシミュレーションの効率を向上すると共にシス
テムの信頼性を向上することができる。
バッグやシミュレーションの効率を向上すると共にシス
テムの信頼性を向上することができる。
［発明の効果］
以上説明したように本発明によれば、バックアツブ機能
を備えたプログラマブルコントローラのデバッグあるい
はシミュレーションが容易になり、操作面でも効率のよ
い調整が行えるプログラマブルコントローラのバックア
ップ￥ｉ置が得られる。
を備えたプログラマブルコントローラのデバッグあるい
はシミュレーションが容易になり、操作面でも効率のよ
い調整が行えるプログラマブルコントローラのバックア
ップ￥ｉ置が得られる。
第１図は本発明の一実施例を示す回路図、第２図は本発
明のバス切換えのタイミングを示すタイミングチャート
、第３図はバックアップ装置の一般的な構成を示す図、
第４図は従来のバス切換え装置の一例を示す回路図、第
５図は従来のバス切換えのタイミングチャートである。 １．２・・・中央演算処理装置（ＣＰｔＪ）３．４・・
・プログラム記憶装置（ＰＭ）５・・・バス切換え装置 ６・・・入出力装置（Ｉｌｏ） ５０．５１・・・データ記憶袋ｆｆｉ （ＤＭ）５２・
・・バス切換え制御回路 ５３・・・バス切換え回路 ５４・・・インタ０７９回路 １００ 、１０１．１０２・・・システムバス２００．
２０１・・・ヘルシイ信号 ３００．３０１・・・インタロック信号（７３１７）代
理人 弁理士 則 近 ！！ 右（ほか１名） 第１図 第 ２ 図 第 ３ 図
明のバス切換えのタイミングを示すタイミングチャート
、第３図はバックアップ装置の一般的な構成を示す図、
第４図は従来のバス切換え装置の一例を示す回路図、第
５図は従来のバス切換えのタイミングチャートである。 １．２・・・中央演算処理装置（ＣＰｔＪ）３．４・・
・プログラム記憶装置（ＰＭ）５・・・バス切換え装置 ６・・・入出力装置（Ｉｌｏ） ５０．５１・・・データ記憶袋ｆｆｉ （ＤＭ）５２・
・・バス切換え制御回路 ５３・・・バス切換え回路 ５４・・・インタ０７９回路 １００ 、１０１．１０２・・・システムバス２００．
２０１・・・ヘルシイ信号 ３００．３０１・・・インタロック信号（７３１７）代
理人 弁理士 則 近 ！！ 右（ほか１名） 第１図 第 ２ 図 第 ３ 図
Claims (1)
- 常用系のプログラマブルコントローラが異常になったと
きシステムバスを自動的に待機系のプログラマブルコン
トローラに切換えて制御動作をバンプレスに継続させる
バス切換え装置を備えたプログラマブルコントローラの
バックアップ装置において、システム調整時に常用系の
プログラマブルコントローラから待機系のプログラマブ
ルコントローラへの自動切換えをインタロックするイン
タロック回路を備えたことを特徴とするプログラマブル
コントローラのバックアップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59248149A JPS61127002A (ja) | 1984-11-26 | 1984-11-26 | プログラマブルコントロ−ラのバツクアツプ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59248149A JPS61127002A (ja) | 1984-11-26 | 1984-11-26 | プログラマブルコントロ−ラのバツクアツプ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61127002A true JPS61127002A (ja) | 1986-06-14 |
| JPH0431124B2 JPH0431124B2 (ja) | 1992-05-25 |
Family
ID=17173945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59248149A Granted JPS61127002A (ja) | 1984-11-26 | 1984-11-26 | プログラマブルコントロ−ラのバツクアツプ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61127002A (ja) |
-
1984
- 1984-11-26 JP JP59248149A patent/JPS61127002A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0431124B2 (ja) | 1992-05-25 |
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