JPS61166638A - ヒストリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマイクロプログラム制御装置のデバッグ田ヒス
トリｌ′ｉ５′回路に間１−　蒔にプログラムのヒスト
リ取得手段に関する。

（従来の技術） 従来、マイクロプログラム制御装置のプログラムヒスト
リ回路はプログラムの命令アドレスをすべてメモリの内
部に取込むように構成されてい几。

（発明の解決しようとする問題点） 従って、十分なヒストリを取込むｔめには大きなヒスト
リ用メモリ容量が必要であうｔ６本発明の目的は、特定
命令を解読し友とき、および特定命令の次の命令を解読
したときに限ってアドレスのヒストＩＪ　ｅ取込むこと
によって上記欠点を除去し、ヒストリ用のメモリ容量を
削減して構成し几ヒストリ回路を提供することにある。

（問題点を解決するための手段） 本発明によるヒストリ回路はプロセサと、タイミング検
出手段と、デコーダと、ヒストリメモリとを具備して構
成し九ものである。

プロセサはアドレス信号、および命令を送受して処理を
実行するためのものである。

タイミング検出手段は、プロセサから送出された命令の
読出しタイミングを検出するためのものである。

デコーダは、プロセサから送出され７を特定命令の内容
を解読する定めのものである。

ヒストリメモリは、特定命令を解読し几ときに上記検出
された命令タイミング、ならびに上記命令タイミングに
続く次の命令タイミングによりプロセサからのアドレス
信号を記憶するためのものである。

（実施　例） 次に、本発明について図面を参照して詳細に説明する。

本発明の実施例を示す第１図において、１はプロセサ、
２はデコーダ、３はＪＫ形ラフリップフロップ４はヒス
トリメモリ、５〜７はそれぞれＡＮＤゲート、８はＯＲ
ゲート、９はインバータである。

第１図において、デコーダ２はプロセサ１から信号線１
３′ｆ：介して送出され九データを解読し、ヒストリメ
モリ４はプロセサ１から信号線１４ヲ介して送出された
アドレス信号’１ＡＮＤゲート６の出力信号により記憶
するものである。ＪＫ形フリップ７０ツブ３はデコーダ
２から出力され比信号’１ＡＮＤゲート５の出力信号に
二りラッチし、ＡＮＤゲート７の出力信号によりリセッ
トするものである。ＡＮＤゲート５はプロセサーから信
号線１１．１２上に送出される信号の論理積によりＪＫ
形ラフリップフロップ３ヒストリメモリ４とのクロック
を生成するものである。ＡＮＤゲート６はＡＮＤゲート
５からのクロックとＯＲゲート８の出力との間で論理積
を求め、ヒストリメモリ４に対してアドレス’に与える
ものである。

ＯＲゲートｇｆｌＪＫ形ラフリップフロップ３出力とデ
コーダ２の出力との間で論理和を求める　　　　　　１
．１”ためのものである。デコーダ２の出力はＪＫ形フ
リッグプロップ３のＪ端子に加えられるが、インバータ
９はデコーダ２の出力を反転してＪＫ形ラフリップフロ
ップ３に端子に加えるためのものである。ＡＮＤゲート
７はインバータ９の出力とＯＲゲート８の入力との間で
論理積を求めるものである。

信号線１１上の信号はプロセサ１からのインストラクシ
ョンフェッチ信号でちゃ、信号線１２上の信号はメモＩ
Ｊ　ｌｊ−ド信号である。

これらの信号はＡＮＤゲート５に加えられ、プロセサ１
の命令読出しタイミングを発生する。

デコーダ２はプロセサ１から信号線１３上に送出された
データを解読するものであり１例えば、ジャンプ命令、
コール命令などを解読している。

デコーダ２により命令が解読されると、この命令はＯＲ
ゲート８ｔ−通してＡＮＤゲート６の一方の入力端子に
加えられ゛る。ＡＮＤゲート６の一方の入力端子にＡＮ
Ｄゲート５から出力され次命令読出しタイミング信号が
加えられると。

これによりヒストリメモリ４が起動され、プロセサｌへ
信号線１４ｔ″介して送出されたアドレス信号がヒスト
リメモリ４に記憶される。ＪＫ形ラフリップフロップ３
デコーダ２の出力信号によシセットされ、次の命令読出
しタイミングのときにＡＮＤゲート６を開き、ヒストリ
メ七り４を起動して信号線１４上のアドレス信号をヒス
トリメモリ４に記憶させる。ＪＫ形フリップ７０ツブ３
は、次の二度目の命令読出しタイミングによりリセット
される。

以上によりヒストリメモリ４はジャンプ命令、コール命
令などの命令のアドレス、および次のジャンプ先の命令
アドレス金記憶する。

（発明の効果） 本発明は以上説明したように、特定命令を解読し、解読
出力がオンになつ几とき、およびプロセサの次の命令読
出しタイミングのときに限って命令アドレスをヒストリ
メモリに記憶させることにニジ、ヒストリメモリの容量
を削減できると云う効果がある。

【図面の簡単な説明】 第１図は、本発明によるヒストリ回路の一実施例を示す
ブロック図である。 １・・・プロセサ　　　２・・・デコーダ３・・・ＪＫ
形スフリップフロッ プ・・・ヒストリメモリ ５〜７・・・ＡＮＤゲート　　　８・・・ＯＲゲート９
・・・インバータ　　　１３　、１４・・・信号線特許
出願人　　日本電気株式会社 代理人　弁理士　井　ノ　　ロ　　　連片１　図

Claims (1)

【特許請求の範囲】
1. アドレス信号および命令を送受して処理を実行するため
   のプロセサと、前記プロセサから送出された命令の読出
   しタイミングを検出するためのタイミング検出手段と、
   前記プロセサから送出された特定命令の内容を解読する
   ためのデコーダと、前記特定命令を解読したときに前記
   検出された命令タイミング、ならびに前記命令タイミン
   グに続く次の命令タイミングにより前記プロセサからの
   前記アドレス信号を記憶するためのヒストリメモリとを
   具備して構成したことを特徴とするヒストリ回路。