JPS6119167A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6119167A JPS6119167A JP59139692A JP13969284A JPS6119167A JP S6119167 A JPS6119167 A JP S6119167A JP 59139692 A JP59139692 A JP 59139692A JP 13969284 A JP13969284 A JP 13969284A JP S6119167 A JPS6119167 A JP S6119167A
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- JP
- Japan
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- emitter
- type
- collector
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/36—Unipolar devices
- H10D48/362—Unipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunnelling transistors [RTT], bulk barrier transistors [BBT], planar doped barrier transistors [PDBT] or charge injection transistors [CHINT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に新しく開発されつつあるバリ
ア層をトンネル効果によって突き抜けたホットエレクト
ロンを用いる半導体装置の改善に関する。
ア層をトンネル効果によって突き抜けたホットエレクト
ロンを用いる半導体装置の改善に関する。
マイクロエレクトロニクスは現代産業発展の基盤となり
、また社会生活の大きな進展を促している。現在このマ
イクロエレクトロニクスの主役は超大規模集積回路装置
に代表されるシリコン（Ｓｉ ）半導体装置であり、特
性の向上と集積度の拡大が強力に推進されている。
、また社会生活の大きな進展を促している。現在このマ
イクロエレクトロニクスの主役は超大規模集積回路装置
に代表されるシリコン（Ｓｉ ）半導体装置であり、特
性の向上と集積度の拡大が強力に推進されている。
そのシリコンの物性に基づく限界をこえる高速化などを
実現するために、砒化ガリウムなどの化合物半導体を用
いるトランジスタ及び集積回路装置が開発されているが
、更に化合物半導体を用いる増幅素子としそ、従来のト
ランジスタとは異なる動作原理に基づく新しいデバイス
を実現する研究が開始されている。
実現するために、砒化ガリウムなどの化合物半導体を用
いるトランジスタ及び集積回路装置が開発されているが
、更に化合物半導体を用いる増幅素子としそ、従来のト
ランジスタとは異なる動作原理に基づく新しいデバイス
を実現する研究が開始されている。
ＴＨＷＴＡ（Ｔｕｎｎｅｌｉｎｇ Ｈｏｔ Ｅｌｅ
ｃｔｒｏｎ ＴｒａｎｓｆｅｒＡｍｐｌｉｆｉｅｒ或
いはＨＥＴ （Ｈｏｔ Ｆｉｌｅｃｔｒｏｎ Ｔｒａｎ
ｓｉｓｔｏｒ）と呼ばれるデバイスでは、第２７（ａｔ
のポテンシャルダイヤグラムに示す動作が行なわれる。
ｃｔｒｏｎ ＴｒａｎｓｆｅｒＡｍｐｌｉｆｉｅｒ或
いはＨＥＴ （Ｈｏｔ Ｆｉｌｅｃｔｒｏｎ Ｔｒａｎ
ｓｉｓｔｏｒ）と呼ばれるデバイスでは、第２７（ａｔ
のポテンシャルダイヤグラムに示す動作が行なわれる。
（Ｍ。
Ｈｅ市１ｕｍ ； １９８０ Ｉ ＥＥＢ Ｂ夏
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）す
なわち本デバイスはエミッタ、ベース及びコレクタの３
領域を備えるが、ベースとエミク４及びコレクタとの間
にそれぞれポテンシャルバリアが設けられている。
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）す
なわち本デバイスはエミッタ、ベース及びコレクタの３
領域を備えるが、ベースとエミク４及びコレクタとの間
にそれぞれポテンシャルバリアが設けられている。
例えば温度７７（Ｋ）において、エミッタをベースに対
【、て負の電位とするバイアス電圧が加えられたと去、
エミッタ電流ＩＥを構成する電子がエミッターベース間
のバリアをトソ不ル効果により突永抜けろ。この電子は
相互にほぼ等しいエネルギーをもち、ベース領域におい
てはエミッターベース間の電位差ＶＢＥによって伝導帯
端に対してｅＶＢＥだけ高いエネルギー準位にある。こ
のエネルギールもつ電子はコレクタに向って弾劾的にａ
む。
【、て負の電位とするバイアス電圧が加えられたと去、
エミッタ電流ＩＥを構成する電子がエミッターベース間
のバリアをトソ不ル効果により突永抜けろ。この電子は
相互にほぼ等しいエネルギーをもち、ベース領域におい
てはエミッターベース間の電位差ＶＢＥによって伝導帯
端に対してｅＶＢＥだけ高いエネルギー準位にある。こ
のエネルギールもつ電子はコレクタに向って弾劾的にａ
む。
ベース領域に対する前記コレクタ側のバリア高さをφＣ
１電子ビームのエネルギーの正常な幅の１／２をδとす
るとき、電子の前記エネルギー準位差のＸ成分がφＣ十
δより大であるときは、エミッタ電流よりの大部分はコ
レクタ側のバリアφＣを越えることができる。
１電子ビームのエネルギーの正常な幅の１／２をδとす
るとき、電子の前記エネルギー準位差のＸ成分がφＣ十
δより大であるときは、エミッタ電流よりの大部分はコ
レクタ側のバリアφＣを越えることができる。
本デバイスでエミッタ電流に対するコレクタ電を得るこ
とができる。ただしＲｏｕｔはコレクタインピーダンス
、 Ｒｉｎはエミッタインピーダンスである。
とができる。ただしＲｏｕｔはコレクタインピーダンス
、 Ｒｉｎはエミッタインピーダンスである。
本デバイスを実現するために、第２図（ｂ）に例示する
如き構造が行なわれている。
如き構造が行なわれている。
図において、２１は０→゛型Ｇ ａ Ａ ｓ基板、２２
は例えば厚さ４００ ｎｍ程度のｎ＋型Ｇ ａ Ａ ｓ
コンタクト層、２３は例えば厚さ１００ ｎｍ程度のｎ
型ＧａＡｓコレクタ層、２４は例えば厚さｌｏｏｎｍで
ノンドープのＡｔＧａＡｓバリア層、２５は例えば厚さ
１１００ｎで不純濃度５ Ｘ Ｉ Ｑ ”ｃｍ−”程度
のｎ型ＧａＡｓベース層、２６は例えば厚さ５０ｎｍで
ノンドープのＡｔＧａＡｓ バリア層、２７は例えば厚
さ５０ｎｍ程度のｎ型ＧａＡｓエミッタ層、２８は例え
ば厚さ２００ｎｍ程度のｎ＋ｍＧａＡｓ コｙ ４１ク
ト層、２９は例えば厚さ２００ｎｍ程度のｎｇＧａＡｓ
コンタクト層、３１はコレクタ電極、３２はベース電極
、３３はエミッタ電極を示す。
は例えば厚さ４００ ｎｍ程度のｎ＋型Ｇ ａ Ａ ｓ
コンタクト層、２３は例えば厚さ１００ ｎｍ程度のｎ
型ＧａＡｓコレクタ層、２４は例えば厚さｌｏｏｎｍで
ノンドープのＡｔＧａＡｓバリア層、２５は例えば厚さ
１１００ｎで不純濃度５ Ｘ Ｉ Ｑ ”ｃｍ−”程度
のｎ型ＧａＡｓベース層、２６は例えば厚さ５０ｎｍで
ノンドープのＡｔＧａＡｓ バリア層、２７は例えば厚
さ５０ｎｍ程度のｎ型ＧａＡｓエミッタ層、２８は例え
ば厚さ２００ｎｍ程度のｎ＋ｍＧａＡｓ コｙ ４１ク
ト層、２９は例えば厚さ２００ｎｍ程度のｎｇＧａＡｓ
コンタクト層、３１はコレクタ電極、３２はベース電極
、３３はエミッタ電極を示す。
上述の構造のうちベース層は、電子がこれを通過する確
率を大きくシ、かつ走行時間を短縮するために、その不
純物濃度を低くかつ厚さを薄くすることが望ましく、例
えばその厚さは前記例より薄い１０乃至２０ｎｍ程度と
することが望ましい。
率を大きくシ、かつ走行時間を短縮するために、その不
純物濃度を低くかつ厚さを薄くすることが望ましく、例
えばその厚さは前記例より薄い１０乃至２０ｎｍ程度と
することが望ましい。
ベース層のこの様な条件に対処するために、前記従来例
においては、ｎ生型Ｇ ａ Ａ ｓコンタクト層２９を
設けてこのコンタクト層２９上にベース電極３２を形成
している。このベース電極構造特に０＋型コンタクト層
の製造方法を本出願人は先に特ＷｔＦ＄５９−６３９３
８号によって提供している。
においては、ｎ生型Ｇ ａ Ａ ｓコンタクト層２９を
設けてこのコンタクト層２９上にベース電極３２を形成
している。このベース電極構造特に０＋型コンタクト層
の製造方法を本出願人は先に特ＷｔＦ＄５９−６３９３
８号によって提供している。
先に第２図（ｂｌに示した従来の構造においては２、ン
ダ バリア層２６とベース電極のコ次りト層２９との間に、
ベース層２５が表出する領域を生じている。
ダ バリア層２６とベース電極のコ次りト層２９との間に、
ベース層２５が表出する領域を生じている。
この領域の幅はマスク合せ精度等から例えば１μ窮程度
であるが、ここに表面空乏層を生じ、またバリア層２６
のエツチングの際にベース層２５が若干エツチングされ
ることもあって、低不純物濃度で厚さの小さいベース層
２５の抵抗値を一層高くする結果を招いている。
であるが、ここに表面空乏層を生じ、またバリア層２６
のエツチングの際にベース層２５が若干エツチングされ
ることもあって、低不純物濃度で厚さの小さいベース層
２５の抵抗値を一層高くする結果を招いている。
本デバイスの特性を期待される如くに実現するために、
これに対処する手段が必要である。
これに対処する手段が必要である。
前記問題点は、ｎ型のエミッタ層と、ｉ型の第１のバリ
ア層と、ｎ型のベース層と、ｉ型の第２ツタモジくはコ
レクタ層並びに該第１もしくは第２のバリア層がバター
ニングされ、かつ核ベース層上にベース電極がコレクタ
層を介してもしくは介するこ七なく配設され、該エミッ
タもしくはコレククＨ，！＝該ベース電極もしくはその
コンタクト層との間の間隙が、前記バリア層のパターン
によって形成されてなる本発明による半導体装置により
解決される。
ア層と、ｎ型のベース層と、ｉ型の第２ツタモジくはコ
レクタ層並びに該第１もしくは第２のバリア層がバター
ニングされ、かつ核ベース層上にベース電極がコレクタ
層を介してもしくは介するこ七なく配設され、該エミッ
タもしくはコレククＨ，！＝該ベース電極もしくはその
コンタクト層との間の間隙が、前記バリア層のパターン
によって形成されてなる本発明による半導体装置により
解決される。
本発明による半導体装置の半導体基体は、前記従来例と
同様にｎ型のエミッタ層、ベース層及びコレクタ層と、
この眉間にｉ型、すなわちノンドープのバリア層が設け
られる。またこの積層構造を挾んでエミッタ及びコレク
タコンタクト層が通常設けられる。なおエミッタ及びコ
レ、フタの何れを半導体基板側としてもよい。
同様にｎ型のエミッタ層、ベース層及びコレクタ層と、
この眉間にｉ型、すなわちノンドープのバリア層が設け
られる。またこの積層構造を挾んでエミッタ及びコレク
タコンタクト層が通常設けられる。なおエミッタ及びコ
レ、フタの何れを半導体基板側としてもよい。
またベース層上の各半導体層をバターニングし、もよい
ことも従来と同様である。
ことも従来と同様である。
本発明によ！ｔば、ベース層上のバリア層のパターンを
、該バリア層上のエミッタ層もしくはコレクタ層とその
上のコンタクト層のパターンに、ベースコンタクト層（
ベース電極がベース層に直接液して設けられる場合には
ベース電極）と前記エミッタ層等との間に必要な間隔を
加えた形状とする。
、該バリア層上のエミッタ層もしくはコレクタ層とその
上のコンタクト層のパターンに、ベースコンタクト層（
ベース電極がベース層に直接液して設けられる場合には
ベース電極）と前記エミッタ層等との間に必要な間隔を
加えた形状とする。
ベース層上に設けるペースコツタクト層等ヲ、前記バタ
ー゛ノのバリア層に位置整合して形成するこ乏によって
、ベース層を表出することなく、かつエミッタ層等にの
間に所要の間隔を保つて、ベースコン・タフ）１５及び
ベース電極が設けられて前記問題点が解決される。
ー゛ノのバリア層に位置整合して形成するこ乏によって
、ベース層を表出することなく、かつエミッタ層等にの
間に所要の間隔を保つて、ベースコン・タフ）１５及び
ベース電極が設けられて前記問題点が解決される。
なおノンドープのｉ型であるバリア層がベースコンタク
ト層り）シ＜はベース電極に接触しても、特性に支障を
生じない。
ト層り）シ＜はベース電極に接触しても、特性に支障を
生じない。
以下本発明を第１図に工程順断面図を示す実施例を参照
して具体的に説明する。
して具体的に説明する。
第１図（ａｌ参照
、 不純物濃度が２ ×Ｉ Ｏ” ０ＷＬ−”程度のｎ
＋ｍＧａ’Ａｓ基板工上に分子線エピタキシャル成長方
法（ＭＨＤ法）或いは有機金属熱分解気相成長方法（Ｍ
ＯＣＶＤ法）などによって下記の各半導体層を成長する
。
＋ｍＧａ’Ａｓ基板工上に分子線エピタキシャル成長方
法（ＭＨＤ法）或いは有機金属熱分解気相成長方法（Ｍ
ＯＣＶＤ法）などによって下記の各半導体層を成長する
。
ただし下記表中組成比ＸはＡ ｔｚ Ｇ ａｌ−Ｘ Ａ
３のｋｔの組成比を表わし、Ｘ＝０はＧａＡ、ｓを表
わす。なお各数値は１例を示す。
３のｋｔの組成比を表わし、Ｘ＝０はＧａＡ、ｓを表
わす。なお各数値は１例を示す。
８ ０ ２Ｘ１０１６’ ２０
０７ ０ ５ＸＩＯ１７５０６０，３
ノンドープ ５０ ５ ０ ５Ｘ１０１７５０４ ０．３
ノンドープ １００３ ０ ５Ｘｌ
Ｏ” １００２ ０ ２ＸＩＯ”
４００上記半導体層中、ｎ型ＧａＡｓ層３はコレ
クタ層、ｎ型Ｏａ Ａ ｓ層５はベース層、ｎ型Ｏａ
Ａ ｓ層７はエミッタ層、ノンドープのＡＬ Ｇ ａ
Ａ ｓ層４及び６はバ体 リア層とするもので、この半導体基確は従来と特に異な
るところはない。
０７ ０ ５ＸＩＯ１７５０６０，３
ノンドープ ５０ ５ ０ ５Ｘ１０１７５０４ ０．３
ノンドープ １００３ ０ ５Ｘｌ
Ｏ” １００２ ０ ２ＸＩＯ”
４００上記半導体層中、ｎ型ＧａＡｓ層３はコレ
クタ層、ｎ型Ｏａ Ａ ｓ層５はベース層、ｎ型Ｏａ
Ａ ｓ層７はエミッタ層、ノンドープのＡＬ Ｇ ａ
Ａ ｓ層４及び６はバ体 リア層とするもので、この半導体基確は従来と特に異な
るところはない。
この半導体基体のエミッタ層７及びそのコンタクト層８
をバターニングする。このバターニングは例えばレジス
トマスク１８を用いて、二塩化二弗化炭素（ＣＣｌ２Ｆ
、）のガスプラズマエツチングにより、ＡｔＧａＡ、ｓ
バリア層６をエツチング停止層として容易に行な５こと
ができる。
をバターニングする。このバターニングは例えばレジス
トマスク１８を用いて、二塩化二弗化炭素（ＣＣｌ２Ｆ
、）のガスプラズマエツチングにより、ＡｔＧａＡ、ｓ
バリア層６をエツチング停止層として容易に行な５こと
ができる。
第１図（ｂｌ参照
前記マスク１８を除去し、例えば二酸化シリコン（Ｓｉ
ｎ、）等よりなる腰を被着して、ベースコンタクト層を
選択成長するための窓開けを行ないマス゛り１９とする
。この窓のパターンは先にバターニングを行なったエミ
ッタ層７及びそのコンタクト層８から所要の間隔を隔て
ている。
ｎ、）等よりなる腰を被着して、ベースコンタクト層を
選択成長するための窓開けを行ないマス゛り１９とする
。この窓のパターンは先にバターニングを行なったエミ
ッタ層７及びそのコンタクト層８から所要の間隔を隔て
ている。
このマスク１９によって、ＡｔＧａＡｓバリア層６を、
例えば弗酸（ＨＦ）、過酸化水素水（Ｈ２Ｏ。）及び水
（Ｈ，０）の混合溶液を用いて、選択的にエツチングし
て、ｎ型ＧａＡｓ層５を表出する。
例えば弗酸（ＨＦ）、過酸化水素水（Ｈ２Ｏ。）及び水
（Ｈ，０）の混合溶液を用いて、選択的にエツチングし
て、ｎ型ＧａＡｓ層５を表出する。
第１図（Ｃ）参照
ベースコンタクト層とする不純物濃度が例えば２ Ｘ
ｌ Ｏ” ｃＩｒＬ−３糧度のｎ十型ＧａＡｓ層９を厚
さ例えば２０Ｏｎｍ租度に成長する。マスク１９上の同
一組成の多結晶層９ａはマスク１９の除去によってリフ
トオンされる。
ｌ Ｏ” ｃＩｒＬ−３糧度のｎ十型ＧａＡｓ層９を厚
さ例えば２０Ｏｎｍ租度に成長する。マスク１９上の同
一組成の多結晶層９ａはマスク１９の除去によってリフ
トオンされる。
第１図（ｄ）参照
素子分離のための溝ｌＯを形成し、例えば金ゲルマニウ
ム／金（Ａｕ Ｇｅ ／Ａｕ ） ヲ用いて、コレクタ
電極１１．ベース電極１２及びエミッタ電極工３を設け
る。これらの工程は従来技術によって実施することがで
きる。
ム／金（Ａｕ Ｇｅ ／Ａｕ ） ヲ用いて、コレクタ
電極１１．ベース電極１２及びエミッタ電極工３を設け
る。これらの工程は従来技術によって実施することがで
きる。
上記例の如き製造方法によって得られる本発明によるデ
バイスにおいては、ベース層５はバリア層６に被覆され
た状態が保たれており、エミッタ層７とベースフンタク
ト層９との間隙において従来の如く抵抗値の増大を招く
ことがないっ前記実施例について温度７７Ｋにおいて増
幅率β＝１．３以上の値が得られ、前記従来例において
はβ中０．８程度と増幅作用が実現されなかったのに比
ｍｔ＝て、本発明の効果が明らかにされた。
バイスにおいては、ベース層５はバリア層６に被覆され
た状態が保たれており、エミッタ層７とベースフンタク
ト層９との間隙において従来の如く抵抗値の増大を招く
ことがないっ前記実施例について温度７７Ｋにおいて増
幅率β＝１．３以上の値が得られ、前記従来例において
はβ中０．８程度と増幅作用が実現されなかったのに比
ｍｔ＝て、本発明の効果が明らかにされた。
なお前記実施例においてはベース層上にコンタクト層を
介してベース電極を形成しているが、コンタクト層を介
しない場合にはベース電極を前記実施例のベースコンタ
クト層と同様に形成して、本発明の効果を得ることがで
きる。
介してベース電極を形成しているが、コンタクト層を介
しない場合にはベース電極を前記実施例のベースコンタ
クト層と同様に形成して、本発明の効果を得ることがで
きる。
以上説明したグロ＜本発明によれば、新しい高速増幅夫
子ＴＨｇＴＡ（ＨｇＴ）のベース層の寄生抵い効果が得
られる。
子ＴＨｇＴＡ（ＨｇＴ）のベース層の寄生抵い効果が得
られる。
第１図は本発明の実施例を示す工糧順断面図、第２図（
ａｌは本半導体装置の動作を説明するポテンシャルダイ
ヤグラム、同図伜）は従来例を示す断面図である。 図において、１はｎ→゛型ＧａＡｓ基板、２，８及び９
はｎ生型ＧａＡｓ ：Ｉ７タクト層、３はｎ型ＧａＡｓ
：＋レクタ層、４及び６はノンドープのＡｔＧａＡｓバ
リア層、５はｎ型Ｇ ａ Ａ ｓベースｉ、７はｎ’１
ｌｌＧａＡｓエミッタ層、１１はコレクタ電極、１２は
ベース電極、】３はエミッタ電極、１８及びＩ９はマス
クを示す。 第 １ 目 某 １ 図
ａｌは本半導体装置の動作を説明するポテンシャルダイ
ヤグラム、同図伜）は従来例を示す断面図である。 図において、１はｎ→゛型ＧａＡｓ基板、２，８及び９
はｎ生型ＧａＡｓ ：Ｉ７タクト層、３はｎ型ＧａＡｓ
：＋レクタ層、４及び６はノンドープのＡｔＧａＡｓバ
リア層、５はｎ型Ｇ ａ Ａ ｓベースｉ、７はｎ’１
ｌｌＧａＡｓエミッタ層、１１はコレクタ電極、１２は
ベース電極、】３はエミッタ電極、１８及びＩ９はマス
クを示す。 第 １ 目 某 １ 図
Claims (1)
- ｎ型のエミッタ層と、ｉ型の第１のバリア層と、ｎ型の
ベース層と、ｉ型の第２のバリア層と、ｎ型のコレクタ
層とが順次積層された半導体基体を備え、該ベース層上
の該エミッタもしくはコレクタ層、並びに該第１もしく
は第２のバリア層がパターニングされ、かつ該ベース層
上にベース電極がコンタクト層を介して、もしくは介す
ることなく配設され、該エミッタもしくはコレクタ層と
該ベース電極もしくはそのコンタクト層との間の間隙が
、前記バリア層のパターンによつて形成されてなること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59139692A JPS6119167A (ja) | 1984-07-05 | 1984-07-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59139692A JPS6119167A (ja) | 1984-07-05 | 1984-07-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6119167A true JPS6119167A (ja) | 1986-01-28 |
| JPH0458705B2 JPH0458705B2 (ja) | 1992-09-18 |
Family
ID=15251195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59139692A Granted JPS6119167A (ja) | 1984-07-05 | 1984-07-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119167A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133570A (ja) * | 1986-11-26 | 1988-06-06 | Agency Of Ind Science & Technol | ホツトエレクトロン・トランジスタの製法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197862A (en) * | 1981-05-29 | 1982-12-04 | Fujitsu Ltd | Active semiconductor device and manufacture thereof |
-
1984
- 1984-07-05 JP JP59139692A patent/JPS6119167A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197862A (en) * | 1981-05-29 | 1982-12-04 | Fujitsu Ltd | Active semiconductor device and manufacture thereof |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133570A (ja) * | 1986-11-26 | 1988-06-06 | Agency Of Ind Science & Technol | ホツトエレクトロン・トランジスタの製法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0458705B2 (ja) | 1992-09-18 |
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