JPS61198711A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61198711A JPS61198711A JP60039242A JP3924285A JPS61198711A JP S61198711 A JPS61198711 A JP S61198711A JP 60039242 A JP60039242 A JP 60039242A JP 3924285 A JP3924285 A JP 3924285A JP S61198711 A JPS61198711 A JP S61198711A
- Authority
- JP
- Japan
- Prior art keywords
- pads
- wafer
- lsi
- chip
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、一枚のウェハ上に複数種のＬＳＩｔ＋タンが
配置されるマスク構造の半導体集積回路装置に関する。
配置されるマスク構造の半導体集積回路装置に関する。
従来、システムＬＳＩによシ１システムを構成する場合
、その構成要素をなす複数種のＬＳＩそれぞれに対応す
る複数種のマスクが必要となる。
、その構成要素をなす複数種のＬＳＩそれぞれに対応す
る複数種のマスクが必要となる。
この際、従来では、一枚のウェハ上に１種類（単一機能
）のチップが構成されるため、それぞれの種類に対応し
た複数種のウェハを製造し、それぞれにダイソートテス
トが行なわれる。このため、従来ではダイソートテスト
に至る１での仕事量がマスクの種類に比例して増加し、
早期開発が要求されるこの１ＬｓＩｆｉ造に於いて大き
な問題とされていた。
）のチップが構成されるため、それぞれの種類に対応し
た複数種のウェハを製造し、それぞれにダイソートテス
トが行なわれる。このため、従来ではダイソートテスト
に至る１での仕事量がマスクの種類に比例して増加し、
早期開発が要求されるこの１ＬｓＩｆｉ造に於いて大き
な問題とされていた。
この問題を解消すべく、一枚のウェハ上に、システム構
成に必要とされる複数種のチップを構成する（即ち見掛
は上は１種類のマスクを作成してウェハ製造する）こと
が考えられる。しかしながら、この際は、ウェハ上で各
チップのテストを行なう場合に、各チップの種類（論理
機能）を判別する必要があシ、その判別作業が困難であ
るという問題がめった。
成に必要とされる複数種のチップを構成する（即ち見掛
は上は１種類のマスクを作成してウェハ製造する）こと
が考えられる。しかしながら、この際は、ウェハ上で各
チップのテストを行なう場合に、各チップの種類（論理
機能）を判別する必要があシ、その判別作業が困難であ
るという問題がめった。
本発明は上記実情に鑑みなされたもので、一枚のウェハ
上に複数種のＬＳＩパタンか配置されるマスク構造の半
導体集積回路装置に於いて、上記ＬＳＩパタン各々の識
別が容易に行なえ、これによりダイソートテストの自動
化、更にはチップ開発工程の短縮化が容易に実現できる
半導体集積回路装置を提供することを目的とする。
上に複数種のＬＳＩパタンか配置されるマスク構造の半
導体集積回路装置に於いて、上記ＬＳＩパタン各々の識
別が容易に行なえ、これによりダイソートテストの自動
化、更にはチップ開発工程の短縮化が容易に実現できる
半導体集積回路装置を提供することを目的とする。
本発明は、チップ形状及びゾンデイングツやラドの位置
を同一とした複数種のＬＳＩ ／？メタン一枚のウェハ
上に配置してなるマスク構造の半導体集積回路装置に於
いて、上記ＬＳＩ ／＃メタン々の予め設定された特定
の位置に％ＬＳＩ／＃タン（チブタンの種別に応じて固
有の信号状態に設定された。１個又は複数個の７９タン
識別用パツドを設は次構成としたもので、これによシ、
一枚のウェハ上に複数種のＬＳＩチップが形成される構
成であっても、その各チップの自動種別認識が容易に行
なえ、従って、ダイソートテストの自動化、更にはこれ
に伴うチップ開発工程の短縮化が容易に実現できる。
を同一とした複数種のＬＳＩ ／？メタン一枚のウェハ
上に配置してなるマスク構造の半導体集積回路装置に於
いて、上記ＬＳＩ ／＃メタン々の予め設定された特定
の位置に％ＬＳＩ／＃タン（チブタンの種別に応じて固
有の信号状態に設定された。１個又は複数個の７９タン
識別用パツドを設は次構成としたもので、これによシ、
一枚のウェハ上に複数種のＬＳＩチップが形成される構
成であっても、その各チップの自動種別認識が容易に行
なえ、従って、ダイソートテストの自動化、更にはこれ
に伴うチップ開発工程の短縮化が容易に実現できる。
〔発明の実施例〕
以下図面を参照して本発明の一実施例を説明する０第１
図は本発明の一実施例に於けるウェハ上のチップ配列構
造を示す図である。このウェハ上のダートアレイＧＡＪ
、ＧＡ２．ＧＡ３゜ＧＡ４は、それぞれチップサイズ
を同一としているが仕様の異なるＬＳＩである。
図は本発明の一実施例に於けるウェハ上のチップ配列構
造を示す図である。このウェハ上のダートアレイＧＡＪ
、ＧＡ２．ＧＡ３゜ＧＡ４は、それぞれチップサイズ
を同一としているが仕様の異なるＬＳＩである。
第２図は上記各チップを拡大して示す図であり、ここで
はＧＡＪを例に示している。図中、１．１．・・・はそ
れぞれ既存構成と同様の入出力パッドである。２．．２
．はそれぞれダートアレイの種類（ＧＡ７．ＧＡ、’、
ＧＡＪ、ＧＡ４）を識別するために設けられた２個の識
別用コードパッドである。この識別用コーｐｔ？ッド２
１．２゜は、第３図に示すように、内部にて、′電源（
ｖｃｃ）とグランド（ＧＮＤ ）に接続することにより
、必要とするコード（Ｇ１７＝“００″、ＧＡ”＝“０
１”。
はＧＡＪを例に示している。図中、１．１．・・・はそ
れぞれ既存構成と同様の入出力パッドである。２．．２
．はそれぞれダートアレイの種類（ＧＡ７．ＧＡ、’、
ＧＡＪ、ＧＡ４）を識別するために設けられた２個の識
別用コードパッドである。この識別用コーｐｔ？ッド２
１．２゜は、第３図に示すように、内部にて、′電源（
ｖｃｃ）とグランド（ＧＮＤ ）に接続することにより
、必要とするコード（Ｇ１７＝“００″、ＧＡ”＝“０
１”。
Ｇｋ３＝“１０”、ＧＡ４＝“１１“）を得る。この際
のコード対応を表−１に示している。
のコード対応を表−１に示している。
表−１
尚、上記各パッド１，１．・・・、２８，２．の位置は
上記各ダートアレイＧＡＩ 、ＧＡ２．ＧＡ３゜ＧＡ４
共に同位置に定めておく。
上記各ダートアレイＧＡＩ 、ＧＡ２．ＧＡ３゜ＧＡ４
共に同位置に定めておく。
ここで上記一実施例によるＬＳＩチップのテスト動作に
ついて説明する。
ついて説明する。
（１）一枚のウェハ上に、システムで必要とされる複数
種のＬＳＩチップ、即ちここでは４ｍのゲートアレイＧ
ｋｌ、ＧＡ２．ＧＡ、？、ＧＡ４を構成し、かツコの各
ｅ−ドアＬ／イＧＡＩ、ＧＡ２．ＧＡ３゜ＧＡ４に第３
図に示す手段により表−１に示すような各チップに固有
の識別用コードを設定して、該コードが予め定められた
特定パッド位置の識別用コードパッド２１．２２よシ出
力される構成とする。
種のＬＳＩチップ、即ちここでは４ｍのゲートアレイＧ
ｋｌ、ＧＡ２．ＧＡ、？、ＧＡ４を構成し、かツコの各
ｅ−ドアＬ／イＧＡＩ、ＧＡ２．ＧＡ３゜ＧＡ４に第３
図に示す手段により表−１に示すような各チップに固有
の識別用コードを設定して、該コードが予め定められた
特定パッド位置の識別用コードパッド２１．２２よシ出
力される構成とする。
（２） 計Ｗ機に各種チップのテストプログラム、及
び識別コードを入力し、固定カード（テスタと被測定チ
ップの入出力パッドを接続するピンをもつカード）に入
力される識別コードに対応したテストプログラムを選択
するよう計算機処理を行なっておく。
び識別コードを入力し、固定カード（テスタと被測定チ
ップの入出力パッドを接続するピンをもつカード）に入
力される識別コードに対応したテストプログラムを選択
するよう計算機処理を行なっておく。
（３） テスト対象となる上記１ウエハ上の各ゲート
アレイＧＡＩ、ＧＡ２．ＧＡ、？、ＧＡ４け、仕様が異
なっていてもチップサイズ及び各パッドの位置がそれぞ
れ同一であることから、これに従い固定カード移動の距
離を決める。そしてスタートポイントとするチップに固
定カードを合わせることにより、識別用コードバンド２
□ 、２□を介して入力された識別用コードをも に、
そのチップに対応したテストプログラムが実行され、テ
ストプログラム終了後、自動的に次のチノグヘ固定カー
ドが移動されるよう計算機処理を行なう。
アレイＧＡＩ、ＧＡ２．ＧＡ、？、ＧＡ４け、仕様が異
なっていてもチップサイズ及び各パッドの位置がそれぞ
れ同一であることから、これに従い固定カード移動の距
離を決める。そしてスタートポイントとするチップに固
定カードを合わせることにより、識別用コードバンド２
□ 、２□を介して入力された識別用コードをも に、
そのチップに対応したテストプログラムが実行され、テ
ストプログラム終了後、自動的に次のチノグヘ固定カー
ドが移動されるよう計算機処理を行なう。
（４） （ｔ）〜（３）のプロセスが整った後、固定
カードをスタートポイントとするチップに合わせ、プロ
グラムをスタートさせる。
カードをスタートポイントとするチップに合わせ、プロ
グラムをスタートさせる。
上述したような手段にて複合マスクのダイソートテスト
を行なうことにより、従来の単体マスクウェハのダイソ
ートテストに於いての工程の繰返しが除かれる。つまり
、これは１システムを構成するに必要な複数種のＴＳＩ
チングのダイソートテストが単体ＬＳＩのダイソートテ
ストに近い工程で行なえることになる。このため評価時
に於ける省力化、及びタイムロス解消による早期開発等
の効果が得られる。
を行なうことにより、従来の単体マスクウェハのダイソ
ートテストに於いての工程の繰返しが除かれる。つまり
、これは１システムを構成するに必要な複数種のＴＳＩ
チングのダイソートテストが単体ＬＳＩのダイソートテ
ストに近い工程で行なえることになる。このため評価時
に於ける省力化、及びタイムロス解消による早期開発等
の効果が得られる。
以上は１システムを構成する複数種のＬＳＩチップを一
枚のウェハ上に形成した場合を例に採って説明し之が、
これに限らず、同一サイズにて／４’ツドが構成されて
いる複数種のマスクを１ウエハ上に形成するものに於い
ても応用可能である。
枚のウェハ上に形成した場合を例に採って説明し之が、
これに限らず、同一サイズにて／４’ツドが構成されて
いる複数種のマスクを１ウエハ上に形成するものに於い
ても応用可能である。
以上詳記したように本発明によれば、一枚のウェハ上に
複数種のＬＳＩパタンが配置されるマスク梅漬の半導体
集積回路装置に於いて、上記ＬＳＩ ｚｅメタン々の予
め設定された特定の位置に、ＬＳＩ／ｆタン（チップ）
の種別に応じて固有の信号状態に設定された１個又ｌｌ
−を複数個のパタン識別用・ぞラドを設けた構成とした
ことにより、一枚のウェハ上に複数種のＬＳＩチップが
形成される場合であっても、その各千ノグの種別認識が
容易に行なえ、これによりダイソートテストの自動化、
更にけこれに伴うチップ開発工程の短縮化が容易に実現
できる。
複数種のＬＳＩパタンが配置されるマスク梅漬の半導体
集積回路装置に於いて、上記ＬＳＩ ｚｅメタン々の予
め設定された特定の位置に、ＬＳＩ／ｆタン（チップ）
の種別に応じて固有の信号状態に設定された１個又ｌｌ
−を複数個のパタン識別用・ぞラドを設けた構成とした
ことにより、一枚のウェハ上に複数種のＬＳＩチップが
形成される場合であっても、その各千ノグの種別認識が
容易に行なえ、これによりダイソートテストの自動化、
更にけこれに伴うチップ開発工程の短縮化が容易に実現
できる。
ｇ４を図は本発明の一実施例に於けるウェハ上のチップ
配列構造を示す図、第２図は土肥第１図のチップを拡大
して示す図、第３図は上記第２図に於ける識別用コーｒ
−ぐラドの役定状態例を示す図である。 ＧＡＺ 、ＧＡ２ 、ＧＡ３ 、ＧＡ（−１”−
４７レイ（ＬＳＩチップ）、１，１・・・・・・入出力
パッド、２□ 、２□・・・ｍ別用コーｐｚ４ツド。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２ｖｇ１ 第３図
配列構造を示す図、第２図は土肥第１図のチップを拡大
して示す図、第３図は上記第２図に於ける識別用コーｒ
−ぐラドの役定状態例を示す図である。 ＧＡＺ 、ＧＡ２ 、ＧＡ３ 、ＧＡ（−１”−
４７レイ（ＬＳＩチップ）、１，１・・・・・・入出力
パッド、２□ 、２□・・・ｍ別用コーｐｚ４ツド。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２ｖｇ１ 第３図
Claims (1)
- チップ形状、及びボンディングパッドの位置を同一とし
た複数種のＬＳＩパタンを一枚のウェハ上に配置してな
るマスク構造の半導体集積回路装置に於いて、上記ＬＳ
Ｉパタン各々の予め設定された特定の位置に、該当パタ
ンの種別に応じて固有の信号状態に設定された１個又は
複数個のパタン識別用パッドを設けてなることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039242A JPS61198711A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039242A JPS61198711A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198711A true JPS61198711A (ja) | 1986-09-03 |
Family
ID=12547658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039242A Pending JPS61198711A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198711A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05163933A (ja) * | 1991-12-16 | 1993-06-29 | Nkk Corp | 脱硝装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5488084A (en) * | 1977-12-26 | 1979-07-12 | Fujitsu Ltd | Test method of semiconductor device |
-
1985
- 1985-02-28 JP JP60039242A patent/JPS61198711A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5488084A (en) * | 1977-12-26 | 1979-07-12 | Fujitsu Ltd | Test method of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05163933A (ja) * | 1991-12-16 | 1993-06-29 | Nkk Corp | 脱硝装置 |
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