JPS61198765A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61198765A JPS61198765A JP60040016A JP4001685A JPS61198765A JP S61198765 A JPS61198765 A JP S61198765A JP 60040016 A JP60040016 A JP 60040016A JP 4001685 A JP4001685 A JP 4001685A JP S61198765 A JPS61198765 A JP S61198765A
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- JP
- Japan
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- diffusion layer
- semiconductor device
- external lead
- impurity diffusion
- out electrode
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に関し、詳しくは半導体装置のチッ
プサイズの小型化に関する。
プサイズの小型化に関する。
本発明の半導体装置は、従来利用されていなかった外部
導出電極部直下の半導体基板表面を、入力保護回路の一
部または素子部の一部として利用することによって、上
記小型化を達成するものである。
導出電極部直下の半導体基板表面を、入力保護回路の一
部または素子部の一部として利用することによって、上
記小型化を達成するものである。
［従来の技術］
第４図及び第５図は、従来の半導体装置を表わす図であ
る。
る。
半導体装置は、フリップチップバンブ電極（第４図；
２０） 、あるいはポンディングパッド（第５図：２１
）等の外部導出電極部を有し、これら外部導出電極部と
、集積回路等の素子部とは配線部４．８によって電気的
に接続されている。なお、必要箇所は基板１の表面の所
定部位に形成された絶縁ｌｌ１１３１．３２によって絶
縁されている。なお、配線部は、アルミニウム等の配線
パターン４．８で形成される。
２０） 、あるいはポンディングパッド（第５図：２１
）等の外部導出電極部を有し、これら外部導出電極部と
、集積回路等の素子部とは配線部４．８によって電気的
に接続されている。なお、必要箇所は基板１の表面の所
定部位に形成された絶縁ｌｌ１１３１．３２によって絶
縁されている。なお、配線部は、アルミニウム等の配線
パターン４．８で形成される。
しかし、上記した従来の半導体装置では、外部導出電極
部直下の半導体基板には素子部は形成されず、従って該
部分（第４図中Ａの範囲、第５図中Ｂの範囲）は無駄な
部分となり、ひいてはチップサイズの大型化の原因とな
っている。
部直下の半導体基板には素子部は形成されず、従って該
部分（第４図中Ａの範囲、第５図中Ｂの範囲）は無駄な
部分となり、ひいてはチップサイズの大型化の原因とな
っている。
［発明が解決しようとする問題点］
本発明は上記した事情に鑑み案出されたものであり、外
部導出電極部直下の部分を素子部の一部として利用する
ことにより、チップサイズの小型化を達成するものであ
る。
部導出電極部直下の部分を素子部の一部として利用する
ことにより、チップサイズの小型化を達成するものであ
る。
ｃ問題点を解決するための手段及び作用］本発明は外部
導出電極部直下に不純物拡散層を形成し、これを素子部
の一部として利用することにより、半導体チップの小型
化を達成するものである。
導出電極部直下に不純物拡散層を形成し、これを素子部
の一部として利用することにより、半導体チップの小型
化を達成するものである。
第１図は本発明の一例の半導体装置の断面模式即ち、本
発明は、 半導体基板１に形成された素子部５．６．７（集積回路
の部分は省図示）と、外部導出電極部２と、これらを接
続する配線部４．８とを有する半導体装置において、 前記外部導出電極部２直下の半導体基板１表面に、不純
物拡散層５による素子部の一部が形成されていることを
特徴とする半導体装置である。
発明は、 半導体基板１に形成された素子部５．６．７（集積回路
の部分は省図示）と、外部導出電極部２と、これらを接
続する配線部４．８とを有する半導体装置において、 前記外部導出電極部２直下の半導体基板１表面に、不純
物拡散層５による素子部の一部が形成されていることを
特徴とする半導体装置である。
素子部５．６．７（集積回路等の部分は図において配線
パターン８の右方に連なる）はトランジスタ、ダイオー
ド、抵抗等各種素子の形成されている部分であり、半導
体基板１の表面に公知の方法〈プレーナ法等）によって
形成する。
パターン８の右方に連なる）はトランジスタ、ダイオー
ド、抵抗等各種素子の形成されている部分であり、半導
体基板１の表面に公知の方法〈プレーナ法等）によって
形成する。
外部導出電極部２は、上記素子部への入出力端子であり
、本発明ではフリップチップバンブｌｉ［ｆｆ１（第１
図；２．第４図；２０参照）、あるいはワイヤボンディ
ング用のポンディングパッド（第５図：２１参照）を想
定している。フリップチップバンプ電極の場合は、該電
極下部の中間金属層２４およびアルミニウム配線パター
ン４が該電極直下の不純物拡散ｌｌ！５に対する緩衝作
用を有する。
、本発明ではフリップチップバンブｌｉ［ｆｆ１（第１
図；２．第４図；２０参照）、あるいはワイヤボンディ
ング用のポンディングパッド（第５図：２１参照）を想
定している。フリップチップバンプ電極の場合は、該電
極下部の中間金属層２４およびアルミニウム配線パター
ン４が該電極直下の不純物拡散ｌｌ！５に対する緩衝作
用を有する。
又ポンディングパッドの場合は、ワイヤボンディング時
の衝撃を吸収するために該ポンディングパッドを２層に
構成するとよい。これら外部導出電極部２は公知の方法
によって形成することができる。
の衝撃を吸収するために該ポンディングパッドを２層に
構成するとよい。これら外部導出電極部２は公知の方法
によって形成することができる。
配線部は上記素子部と外部導出電極部２、及び素子部と
素子部とを接続するものであり、第１図の場合はアルミ
ニウム配線パターン４．８で構成される。なお外部導出
電極部２が入力端子である場合は、これに接続する配線
部は入力保護回路の一部としての機能を有する。例えば
、アルミニウム配線パターン４は入力保護抵抗として機
能する。
素子部とを接続するものであり、第１図の場合はアルミ
ニウム配線パターン４．８で構成される。なお外部導出
電極部２が入力端子である場合は、これに接続する配線
部は入力保護回路の一部としての機能を有する。例えば
、アルミニウム配線パターン４は入力保護抵抗として機
能する。
アルミニウム配線パターン４．８は公知の蒸着法等の方
法により、形成することができる。
法により、形成することができる。
本発明の特徴点である外部導出電極部２の直下の不純物
拡散層５は、素子部形成時ににプレーナ法等の公知の方
法によって形成することができる。
拡散層５は、素子部形成時ににプレーナ法等の公知の方
法によって形成することができる。
第１図の場合は、不純物拡散層５と外部導出電極部２と
は、２箇所（４１，４２）で電気的に接続されている。
は、２箇所（４１，４２）で電気的に接続されている。
しかし本発明はこれに限定されず、該不純物拡散層５と
その直上の外部導出電極部２とを電気的に接続せず、不
純物拡散１１５を他の外部導出電極部と接続してもよい
。
その直上の外部導出電極部２とを電気的に接続せず、不
純物拡散１１５を他の外部導出電極部と接続してもよい
。
上記構成の半導体装置は、外部導出電極部２直下に不純
物拡散層５が形成され、こ、れが素子部の一部として利
用されている。故に半導体基板表面の利用率が向上し、
装置の小型化に有益である。
物拡散層５が形成され、こ、れが素子部の一部として利
用されている。故に半導体基板表面の利用率が向上し、
装置の小型化に有益である。
［実施例］
以下、本発明を具体的な実施例に基づいて説明する。
第１図及び第２図は本発明の実施例である半導体装置の
断面模式図であり、第３図は第１図及び第２図に示す装
置の等価回路図である。第１図においてＮ″″型半導体
基板１の電位はＶｃｃに保たれ、また、第２図において
フリップチップバンプ電極２′はアースされている。ま
た第２図中のアルミニウム配線８′は第１図中のアルミ
ニウム配線４に接続されている。なお、第３図に示す各
数字は第１図中の数字にそれぞれ対応する。また、抵抗
Ｒ６は第１図の拡散層抵抗６に、ダイオードＤ５、Ｄ７
は拡散層５とＮ−型半導体基板１（Ｖｃｃ）、及び拡散
層７とＮ″″型半導体基板１（Ｖｃｃ）とでとで構成さ
れるダイオードにそれぞれ対応する。
断面模式図であり、第３図は第１図及び第２図に示す装
置の等価回路図である。第１図においてＮ″″型半導体
基板１の電位はＶｃｃに保たれ、また、第２図において
フリップチップバンプ電極２′はアースされている。ま
た第２図中のアルミニウム配線８′は第１図中のアルミ
ニウム配線４に接続されている。なお、第３図に示す各
数字は第１図中の数字にそれぞれ対応する。また、抵抗
Ｒ６は第１図の拡散層抵抗６に、ダイオードＤ５、Ｄ７
は拡散層５とＮ−型半導体基板１（Ｖｃｃ）、及び拡散
層７とＮ″″型半導体基板１（Ｖｃｃ）とでとで構成さ
れるダイオードにそれぞれ対応する。
また、ダイオードＤ５−は第３図の拡散層つとＰ−（Ｐ
＋）型層１−（５−１７″）とで構成されるダイオード
にそれぞれ対応する。（５−と７′は導通状態（同電位
）である。また１′は９とＮ″″基板１との導通を阻止
するアイソレーションの役割をする。） 本実施例は、外部導出電極部であるフリップチップバン
ブ電極２とその直下に形成された不純物拡散１１５とを
接続し、該不純物拡散層５を入力保護回路の一部として
利用する場合である。また半導体基板としてはＮ″″型
基板を用いている。
＋）型層１−（５−１７″）とで構成されるダイオード
にそれぞれ対応する。（５−と７′は導通状態（同電位
）である。また１′は９とＮ″″基板１との導通を阻止
するアイソレーションの役割をする。） 本実施例は、外部導出電極部であるフリップチップバン
ブ電極２とその直下に形成された不純物拡散１１５とを
接続し、該不純物拡散層５を入力保護回路の一部として
利用する場合である。また半導体基板としてはＮ″″型
基板を用いている。
（半導体装置の製造）
まず、Ｎ−型半導体基板１の表面に素子部及び配線部の
一部をプレーナ法によって形成する。ここに、Ｐ形不純
物拡散層５．７．５′、７′及びＰ型拡散層抵抗６．６
′、及びＮ型拡散Ｆｒ１９は、素子部に形成するＭＯＳ
ｌ−ランジスタ（省図示）と同時に形成することがで
きる。
一部をプレーナ法によって形成する。ここに、Ｐ形不純
物拡散層５．７．５′、７′及びＰ型拡散層抵抗６．６
′、及びＮ型拡散Ｆｒ１９は、素子部に形成するＭＯＳ
ｌ−ランジスタ（省図示）と同時に形成することがで
きる。
次に半導体基板の表面を酸化して酸化膜３１を形成した
後、所定箇所４１．４２．８１．４１−１８１′におい
て該酸化ｊｌＪ３１に窓開けをし、その後アルミニウム
を全面に蒸着する。その後４エツチングにより不用部の
アルミニウムを除去して、上記所定箇所４１．４２．８
１．４１−１８１−において拡散層５．７．５′、９と
接続する配線パターン４．８．４′、８−を得る。
後、所定箇所４１．４２．８１．４１−１８１′におい
て該酸化ｊｌＪ３１に窓開けをし、その後アルミニウム
を全面に蒸着する。その後４エツチングにより不用部の
アルミニウムを除去して、上記所定箇所４１．４２．８
１．４１−１８１−において拡散層５．７．５′、９と
接続する配線パターン４．８．４′、８−を得る。
上記配線パターン形成後、プラズマＣＶＤ法により窒化
珪素（３ｉ３Ｎｎ＞の絶縁膜あるいはスパッタ法による
ＳｉＯ２膜等の絶縁！１Ｉ３２を全面に形成し、該絶縁
膜３２のフリップチップバンブ電極形成部に窓開けをす
る。その後、該窓開は部に中間金属膜２４．２４′を蒸
着形成し、該中間金属１２４．２４−上に電極基台２３
．２３′及びハンダバンプ２２．２２′をそれぞれ形成
する。
珪素（３ｉ３Ｎｎ＞の絶縁膜あるいはスパッタ法による
ＳｉＯ２膜等の絶縁！１Ｉ３２を全面に形成し、該絶縁
膜３２のフリップチップバンブ電極形成部に窓開けをす
る。その後、該窓開は部に中間金属膜２４．２４′を蒸
着形成し、該中間金属１２４．２４−上に電極基台２３
．２３′及びハンダバンプ２２．２２′をそれぞれ形成
する。
（評価）
上記のごとく形成した半導体装置は、フリップチップバ
ンブ電極２．２′の直下にＰ形不純物拡散層５．５−１
１′及びＮ形不純物拡散層９が形成され、これが配線部
の入力保護回路の一部として利用されている。即ち正の
過大入力に対してはダイオード０５．０７が、また負の
過大入力に対してはダイオードＤ５−がそれぞれ保護ダ
イオードとして機能する。従って基板表面の該部分が従
来と異なり無駄ではなく、チップサイズの小型化を達成
することができた。
ンブ電極２．２′の直下にＰ形不純物拡散層５．５−１
１′及びＮ形不純物拡散層９が形成され、これが配線部
の入力保護回路の一部として利用されている。即ち正の
過大入力に対してはダイオード０５．０７が、また負の
過大入力に対してはダイオードＤ５−がそれぞれ保護ダ
イオードとして機能する。従って基板表面の該部分が従
来と異なり無駄ではなく、チップサイズの小型化を達成
することができた。
又、不純物拡散層５．５′、１−１９をバンブ電極２．
２−の直下に形成したために、該不純物拡散１１５．５
−１１′、９によって形成する保護ダイオードＤｓ、Ｄ
ｓ−を従来より大面積化することができ、所望の性能の
保護ダイオードとすることができた。尚、この応用とし
ては出力トランジスタの基板に対するダイオード面積を
増大させることも可能である。
２−の直下に形成したために、該不純物拡散１１５．５
−１１′、９によって形成する保護ダイオードＤｓ、Ｄ
ｓ−を従来より大面積化することができ、所望の性能の
保護ダイオードとすることができた。尚、この応用とし
ては出力トランジスタの基板に対するダイオード面積を
増大させることも可能である。
又保護ダイオードをフリップチップバンブ電極直下に構
成したために、従来保護ダイオードを形成していた部分
に保護抵抗を形成することができ、従って該保護抵抗の
長さを従来よりも長くすることができ、所望の抵抗値の
保護抵抗とすることができた。
成したために、従来保護ダイオードを形成していた部分
に保護抵抗を形成することができ、従って該保護抵抗の
長さを従来よりも長くすることができ、所望の抵抗値の
保護抵抗とすることができた。
［効果］
以上要するに本発明は、外部導出電極部直下に不純物拡
散層を形成し、これを素子部の一部として利用するもの
である。
散層を形成し、これを素子部の一部として利用するもの
である。
実施例に述べたところからも明らかなように本発明の装
置では、外部導出電極部直下を素子部の一部として利用
しており、従来と異なり無駄ではない。従ってチップサ
イズの小型化を達成することができる。
置では、外部導出電極部直下を素子部の一部として利用
しており、従来と異なり無駄ではない。従ってチップサ
イズの小型化を達成することができる。
又、外部導出電極部直下に形成する不純物拡散層を該外
部導出電極部と接続する場合は、該拡散層によって構成
する保護ダイオードを従来よりも大面積化することがで
き、所望の性能の保護ダイオードを得ることができる。
部導出電極部と接続する場合は、該拡散層によって構成
する保護ダイオードを従来よりも大面積化することがで
き、所望の性能の保護ダイオードを得ることができる。
第１図は本発明の実施例の半導体装置の断面模式図であ
り、第２図は該半導体装置の他のフリップチップバンブ
電極部の断面模式図である。また、第３図は第１図及び
第２図に示す装置の等価回路図である。第４図は従来の
フリップチップバンブ電極を有する半導体装置の断面模
式図であり、第５図はワイヤボンディング用の半導体装
置の平面図である。 １・・・Ｎ−型半導体基板 ２・・・外部導出電極部 ４・・・配線パターン ５．９・・・不純物拡散層
６・・・拡散層抵抗 特許出願人 日本電装株式会社 代理人 弁理士 大川 宏 同 弁理士 藤谷 修 同 弁理士 丸山明夫 （＋Ｊ 。 ｍ ′ 第３図 第４図 第５図
り、第２図は該半導体装置の他のフリップチップバンブ
電極部の断面模式図である。また、第３図は第１図及び
第２図に示す装置の等価回路図である。第４図は従来の
フリップチップバンブ電極を有する半導体装置の断面模
式図であり、第５図はワイヤボンディング用の半導体装
置の平面図である。 １・・・Ｎ−型半導体基板 ２・・・外部導出電極部 ４・・・配線パターン ５．９・・・不純物拡散層
６・・・拡散層抵抗 特許出願人 日本電装株式会社 代理人 弁理士 大川 宏 同 弁理士 藤谷 修 同 弁理士 丸山明夫 （＋Ｊ 。 ｍ ′ 第３図 第４図 第５図
Claims (3)
- （１）半導体基板に形成された素子部と、外部導出電極
部と、これらを接続する配線部とを有する半導体装置に
おいて、 前記外部導出電極部直下の半導体基板表面に、不純物拡
散層による素子部の一部が形成されていることを特徴と
する半導体装置。 - （２）前記不純物拡散層は、その直上に位置する前記外
部導出電極部に接続する特許請求の範囲第１項記載の半
導体装置。 - （３）前記素子部はＭＯＳトランジスタを有し、前記不
純物拡散層は入力保護回路の一部として該ＭＯＳトラン
ジスタのゲート電極に接続する特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040016A JP2559102B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040016A JP2559102B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198765A true JPS61198765A (ja) | 1986-09-03 |
| JP2559102B2 JP2559102B2 (ja) | 1996-12-04 |
Family
ID=12569108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60040016A Expired - Lifetime JP2559102B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2559102B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005119527A1 (ja) * | 2004-06-03 | 2005-12-15 | Matsushita Electric Industrial Co., Ltd. | バックアノテーション装置、マスクレイアウト補正装置、バックアノテーション方法、プログラム、記録媒体、半導体集積回路の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115854A (en) * | 1981-01-09 | 1982-07-19 | Toshiba Corp | Input protective circuit |
| JPS57190333A (en) * | 1981-05-20 | 1982-11-22 | Toshiba Corp | Semiconductor device |
-
1985
- 1985-02-28 JP JP60040016A patent/JP2559102B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115854A (en) * | 1981-01-09 | 1982-07-19 | Toshiba Corp | Input protective circuit |
| JPS57190333A (en) * | 1981-05-20 | 1982-11-22 | Toshiba Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005119527A1 (ja) * | 2004-06-03 | 2005-12-15 | Matsushita Electric Industrial Co., Ltd. | バックアノテーション装置、マスクレイアウト補正装置、バックアノテーション方法、プログラム、記録媒体、半導体集積回路の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2559102B2 (ja) | 1996-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |