JPS6122504B2

JPS6122504B2 -

Info

Publication number: JPS6122504B2
Application number: JP3617577A
Authority: JP
Inventors: Norihiko Fukinuki
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1977-04-01
Filing date: 1977-04-01
Publication date: 1986-05-31
Also published as: JPS53122313A

Description

【発明の詳細な説明】 (1) 発明の利用分野本発明は、フアクシミリの符号化などで用いら
れるランレングスの計数を効率的に行なうための
装置構成に関するものである。すなわち、第２図
の説明図に示す如く２つの走査線について白、黒
の同じ状態が続く長さを白６、下が白１、黒４、
上が白３、白６というように計数することを効率
的に行なおうとするものである。

(2) 従来技術これまで符号化を布線論理によつて行なう場合
が多かつたが、これによれば高度の処理を行なう
のに不都合が多かつた。

一方、すべてをプログラム制御によればこの問
題は解決されるが、計算機時間が不足するという
問題があり、実現が阻まれることが多かつた。

(3) 発明の目的本発明はかかる点を解決することを目的とし、
さらに詳しく云えば、符号化において特に時間を
要する部分のみを布線論理によつて行なうための
手段を提供することを目的とする。

(4) 発明の総括説明従来プログラ制御において特に時間的に問題が
多かつたのは、たとえば２ラインを一括して符号
化する場合、あるいは２ライン間のずれに着目し
て符号化する場合この各ラインの画像情報がそれ
ぞれ別の場所に記憶されること、その結果、汎用
処理装置で処理する場合、２バイト間にまたがる
演算となつて処理時間を要していた点であつた。
これを解決するため、このための特殊計数回路を
汎用処理装置の周辺装置として設け、経済的なシ
ステムを実現する。

(5) 実施例以下、本発明を実施例を参照して詳細に説明す
る。第１図はそのための構成図である。そして計
数回路１を除いては周知の計算機の構成である。
すなわち、アドレスバス２、データバス３を中心
に、ホトセンサアレイ４、中央処理装置CPU
５、プログラムメモリ（ROM）６、データのた
めのメモリ（RAM）７、データ送出のための回
路TRAN８から成る。

ホトセンサアレイ４から得られた画像情報は１
バイト単位に周知の如くCPUならびにメモリの
制御のもとに順次ランレングス符号化された送出
回路８よりデータとして送出される。

本発明の中心は計数回路１にあり、その詳細を
第３図に示す。

いまある走査線のあらかじめ分割された位置の
８ビツトの情報がシフトレジスタ１１に入力端子
D₆〜D₇を経て、そして、次の走査線の対応する
位置の８ビツトの情報がシフトレジスタ１２に入
力端子E₀〜E₇を経てセツトされる。一方、後述
する方法により、フリツプフロツプ１３，１４に
はそれぞれの走査線の対応する位置の直前の情報
が蓄積されている。ただし走査線の先頭の場合に
は適当な初期値を入力端子G₀，G₁よりセツナす
ることもある。

さて、シフトレジスタ１１，１２にセツトされ
た情報は、フリツプフロツプ１３，１４の最終段
出力と排他的論理和回路１５，１６において比較
される。そして、双方とも一致すれば、論理和回
路１７を経て反転回路１８の出力を“１”にす
る。その結果、論理和回路２０は“１”となりパ
ルス発生回路１９のパルスを論理積回路２１を経
て出力させる。

この論理積回路２１の出力は、まずシフトレジ
スタ１１，１２に加えられ、１ビツトづつシフト
（図では下方へ）させる。また、フリツプフロツ
プ１３，１４にも加えられ、それぞれシフトレジ
スタ１１，１２の最終段出力を該フリツプフロツ
プにセツトする。

さらにランレングスカウンタ２２に１を加え
る。また、ビツトカウンタ２３にも１を加える。

以上の動作により下記事項が可能になる。すな
わち、ランレングスカウンタ２２に２本の走査線
にわたつて同じ状態が続いた数が計数される。さ
らにシフトレジスタ１１，１２をシフトさせ、フ
リツプフロツプ１３，１４を更新したことによ
り、画像の次のビツト位置について同様の処理が
行なえるようになる。また、ビツトカウンタ２３
でこの処理の回数を数え、シフトレジスタにセツ
トした８ビツト分の終了を知ることが可能にな
る。

さて、以上のようにして同一状態を計数してい
る間に、少くとも一方の走査線の状態が変化し排
他的論理和回路の少くとも一方が“１”となる場
合について述べる。この場合、論理和回路１７が
“１”となるため、反転回路１８の出力は“０”
となり、パルス発生器の出力は、論理積回路でイ
ンヒビツトされ、以後の動作を停止する。

一方、排他的論理和回路１７の出力は出力端子
C₇に出力される。これは中央処理装置などから
のルツクイン（あるいは割込み）により中央処理
装置に伝えられる。中央処理装置はランレングス
カウンタ出力A₀，A₁……A₇，B₉，B₁……B₇を読
取ることによりランレングス計数結果を得ること
ができる。またその時の状態はC₀，C₁から読取
ることができる。

読取つたのち、中央処理装置なリセツト信号を
入力端子F₇より加える。これによりランレング
スカウンタ２２は０にリセツトされる。

また、遅延素子２５を経て、論理和回路２０を
経てパルス発生回路１９のパルス出力をアンドゲ
ート２１より出力させる。

この結果、フリツプフロツプ１３，１４は新し
い状態に変更される。そして以下前述と同じ動作
を行なう。

なお、シフトレジスタ１１，１２をセツトして
から８ビツトシフトしてしまうと次にまた新しい
画像データをセツトする必要がある。このためビ
ツトカウンタ２３がある値になつたときにC₆よ
り読み出せるように（あるいは割込めるように）
しておく。このカウンタは８を周期で計数してお
けば、特に最初を除いてF₆によつてリセツトす
ることは不要である。

またフリツプフロツプ１３，１４は次々と前の
状態が残つているので通常はそのままでよいが、
特に走査線の先頭などで初期設定をするときには
G₀，G₁から入力すればよい。

さて本発明は下記の如く多く変形がある。

(1) ２ライン一括に限らず、任意の数（１本を含
む）の走査線の処理が可能である。

(2) 入力端子D₀〜D₇，E₀〜E₇，F₆，F₇，G₀，
G₁、出力端子A₀〜A₇，B₀〜B₇，C₀，C₁は現在
マイクロコンピユータ周辺回路で公知となつて
いる双方向バスに接続できるようにまとめるこ
とができる。C₆，C₇も同様に可能であるが、
割込出力として扱つた方がシステム上有利であ
る。

(3) 公知のいわゆるDMA（Direct Memory
Access）機能により、メモリ部と直接情報を
送受してもよい。

(4) １回に扱う画像データのビツト数は構成上８
ビツトに限らず任意とすることが可能である。

(6) まとめ以上、本発明の構成によれば、ランレングス計
数を必要とする符号化において高速性を要求され
るランレングス計数を高速に行なつて、プログラ
ム制御を容易に実現しうる点、マイクロコンピユ
ータの周辺回路などとして実用に供して効果はす
こぶる大である。

【図面の簡単な説明】

第１図は本発明の計数回路を含む処理装置の構
成の一例を示す。第２図は公知の２ライン一括の
ランレングス計数の説明図である。第３図は、本
発明のランレングス計数回路の実施例の構成を示
すものである。

Claims

【特許請求の範囲】

１走査線に沿つて、あらかじめ定めらた一定間
隔で区切られた画像データを入力するシフトレジ
スタと、上記レフトレジスタの出力を保持する保
持手段と、上記シフトレジスタをシフトし、その
出力を上記保持手段にシフトするシフト手段と、
上記シフト手段のシフト数を計数し、その計数値
が外部信号によつてリセツトされる第１カウンタ
と、上記シフトレジスタの出力と上記保持手段の
出力によつて上記画像データの状態の変化を検出
する検出手段と、上記検出手段の出力によつて、
状態の変化があつたとき上記シフトを阻止する回
路と、上記シフトレジスタに上記画像データが入
力された後、上記シフトレジスタのシフト数を計
数し、上記画像データの数のシフトを計数したと
きに出力信号を発生する第２カウンタとを具備し
て構成されたことを特徴とするランレングス計数
回路。