JPS6129940A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPS6129940A JPS6129940A JP15154084A JP15154084A JPS6129940A JP S6129940 A JPS6129940 A JP S6129940A JP 15154084 A JP15154084 A JP 15154084A JP 15154084 A JP15154084 A JP 15154084A JP S6129940 A JPS6129940 A JP S6129940A
- Authority
- JP
- Japan
- Prior art keywords
- address
- constant
- memory
- register
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は演算装置に関するものであシ、Ｉ￥ｊに。
演算データに依存する演算定数の供給方式に関するもの
である。
である。
従来技術の説明
従来２進→１０進変換などのデータ変換命令では。
２進データが２の補数表示に対し、 １０進データは絶
対値表示でちることからマイクロ命令で２進データの符
号を見て分岐し、正の場合には変換定数λを読み出し、
ｊｊの場合にはλの２の補数値Ｙを読み出して演算を行
なう第１の方式が、或いは２進データが負の場合には固
定的に演算（Ｘ−１）でその２の補数値を算出し、変換
定数λを読み出して演算を行なう第２の方式がとられて
いた。
対値表示でちることからマイクロ命令で２進データの符
号を見て分岐し、正の場合には変換定数λを読み出し、
ｊｊの場合にはλの２の補数値Ｙを読み出して演算を行
なう第１の方式が、或いは２進データが負の場合には固
定的に演算（Ｘ−１）でその２の補数値を算出し、変換
定数λを読み出して演算を行なう第２の方式がとられて
いた。
しかしながら、前記第１の方式は２進データの正負を判
定する処理が固定的に加わ）、演算性能を低下させてマ
イクロ命令のステップ数が増えるという欠点があシ、又
、前記第２の方式は２進データが負の場合に演算性能が
落ち、データによって可変Ｔ数となシ、パイプライン制
御には向がないという欠点があった。
定する処理が固定的に加わ）、演算性能を低下させてマ
イクロ命令のステップ数が増えるという欠点があシ、又
、前記第２の方式は２進データが負の場合に演算性能が
落ち、データによって可変Ｔ数となシ、パイプライン制
御には向がないという欠点があった。
従来におけるこの種の演算装置の構成を第１図に、変換
定数の供給タイムチャートを第２図に示し、以下に説明
する。
定数の供給タイムチャートを第２図に示し、以下に説明
する。
第１図において、１は８ＶＲメモリからの演算データを
格納するオペランド１人力レジスタ、２はオペランド２
人力レジスタ、３は定数メモリ出力レジスタ、４は演算
結果レジスタ、５は制御メモリＣ８の出力を受けるＣ８
読み出しレジスタ（以下ＣＡＲと呼ぶ）、６は制御メモ
リＣ８への読み出しアドレスを与えるＣＳアドレスレジ
スタ、７はＣ８のシーケンス制御フィールドＳＱＮ、演
算制御フィー／ｌ／ ）” ＣＮＴ、定数フィールドに
１次アドレスフィールドＮＡの４フイールドから成る制
御メモリ（Ｃ８と呼ぶ）、８は変換命令で使われる定数
を格納する定数メモリ、９はＣＳアドレスレジスタ６の
出力をオペランドｌ入力レジスタ１の符号出力で８ＱＮ
フイールドの指示によって修飾する分岐回路をそれぞれ
示す。
格納するオペランド１人力レジスタ、２はオペランド２
人力レジスタ、３は定数メモリ出力レジスタ、４は演算
結果レジスタ、５は制御メモリＣ８の出力を受けるＣ８
読み出しレジスタ（以下ＣＡＲと呼ぶ）、６は制御メモ
リＣ８への読み出しアドレスを与えるＣＳアドレスレジ
スタ、７はＣ８のシーケンス制御フィールドＳＱＮ、演
算制御フィー／ｌ／ ）” ＣＮＴ、定数フィールドに
１次アドレスフィールドＮＡの４フイールドから成る制
御メモリ（Ｃ８と呼ぶ）、８は変換命令で使われる定数
を格納する定数メモリ、９はＣＳアドレスレジスタ６の
出力をオペランドｌ入力レジスタ１の符号出力で８ＱＮ
フイールドの指示によって修飾する分岐回路をそれぞれ
示す。
（第１ステツプ）
命令起動によってＣＳアドレスレジスタ（以下Ｃ８Ａと
呼ぶ）６へ変換命令の先頭アドレスんがセットされる。
呼ぶ）６へ変換命令の先頭アドレスんがセットされる。
（第２ステツプ）
Ｃ８Ａ ６へ次実行アドレスＡ１がセットされ、Ｃ６Ｈ
５へ先頭アドレスＡ１の内容、即ち、オペランド１読出
し指示（ＡＩ）が読み出される。
５へ先頭アドレスＡ１の内容、即ち、オペランド１読出
し指示（ＡＩ）が読み出される。
（第３ステツプ）
Ｃ８Ａ ６へ次々実行アドレスＡｓがセットされＣ８Ｒ
５へ次実行アドレスＡ２の内容、即ち、オペランド１ホ
ールド指示（Ａ２）が読み出される。オペランドｌ入力
レジスタｌにはオペランド１読み出し指示（Ａ１）によ
ｐ ＳＶｌ’Ｌメモリ１０から変換対象の演算データＤ
がセットされる。
５へ次実行アドレスＡ２の内容、即ち、オペランド１ホ
ールド指示（Ａ２）が読み出される。オペランドｌ入力
レジスタｌにはオペランド１読み出し指示（Ａ１）によ
ｐ ＳＶｌ’Ｌメモリ１０から変換対象の演算データＤ
がセットされる。
（第４ステツプ）
Ｃ８Ａ６の出力へ〇Ｅ分岐回路９によって演算データＤ
の符号に応じて修飾され、その出力Ａ１’の内容、即ち
、オペランド１ホールド及び定数メモリへのアドレス指
定（ＡＩ’ ）がＣ８Ｒ５へ読み出される（判定分岐の
実行）。オペランドｌ入力レジスタ１はオペランド１ホ
ールド指示（Ａりによルホールドされる。
の符号に応じて修飾され、その出力Ａ１’の内容、即ち
、オペランド１ホールド及び定数メモリへのアドレス指
定（ＡＩ’ ）がＣ８Ｒ５へ読み出される（判定分岐の
実行）。オペランドｌ入力レジスタ１はオペランド１ホ
ールド指示（Ａりによルホールドされる。
（第５ステツプ）
オペランドｌ入力レジスタ１はオペランド１ホールド指
示及び定数メモリへのアドレス指定（ＡＩ’ ）により
ホールドされ、定数メモリ出力レジスタ３へ演算データ
Ｄの符号に応じた変換定数λ又はｒが確定する。
示及び定数メモリへのアドレス指定（ＡＩ’ ）により
ホールドされ、定数メモリ出力レジスタ３へ演算データ
Ｄの符号に応じた変換定数λ又はｒが確定する。
以上説明したように、第１図に示された従来の装置では
変換定数の確定に３Ｔ必要とし、演算実行の立ち上がシ
が遅くなシ、マイク日プログラム容量が増えるという欠
点があった。
変換定数の確定に３Ｔ必要とし、演算実行の立ち上がシ
が遅くなシ、マイク日プログラム容量が増えるという欠
点があった。
発明の目的
本発明は従来の技術に内在する上記欠点を除去する為に
なされたものであ）、従って本発明の目的は、演算実行
で必要となる定数及びアドレス変更７２グを格納するメ
モリ手段の指示により、演算データに依存する変換定数
の読み出しをマイクロ命令の判定分岐なしで高速に行な
うことにある。
なされたものであ）、従って本発明の目的は、演算実行
で必要となる定数及びアドレス変更７２グを格納するメ
モリ手段の指示により、演算データに依存する変換定数
の読み出しをマイクロ命令の判定分岐なしで高速に行な
うことにある。
発明の構成
上記目的を達成する為に、本発明に係る演算装置は、演
算データを格納する手段と、演算の実行で必要となる定
数及びアドレス変更フラグを格納するメモリ手段と、前
記演算データを格納する手段の値と前記メモリ手段のア
ドレス変更フラグの値とにより前記メモリ手段のアドレ
スを修飾する手段とを具備して構成される。
算データを格納する手段と、演算の実行で必要となる定
数及びアドレス変更フラグを格納するメモリ手段と、前
記演算データを格納する手段の値と前記メモリ手段のア
ドレス変更フラグの値とにより前記メモリ手段のアドレ
スを修飾する手段とを具備して構成される。
発明の詳細な説明
次に本発明をその好ましい一実施例について図面を参照
しながら具体的に説明しよう。
しながら具体的に説明しよう。
第３図は本発明の一実施例を示すブロック構成図、第４
図は第３図に示した定数メモリアドレス生成回路とその
周辺回路の洋細な構成例を示すブロック図、第５図はそ
の動作タイムチャートの一例を示す図である。
図は第３図に示した定数メモリアドレス生成回路とその
周辺回路の洋細な構成例を示すブロック図、第５図はそ
の動作タイムチャートの一例を示す図である。
第３図において、参照番号１はＳＶＲメモリからの演算
データを格納するオペランドｌ入力レジスタ、２はオペ
ランド２人力レジスタ、３は定数メモリ出力レジスタ、
４は演算結果レジスタ、５は制御メモリＣＢの出力を受
けるＣ８読み出しレジスタ（以下ＣＡＲと呼ぶ）、６は
Ｃ８への読み出しアドレスを与えるＣＳアドレスレジス
タ、７はｃｓのシーケンス制御フィールド８ＱＮ、演算
制御フィールドＣＮＴ 、定数フィールドに５次アドレ
スフィールドＮＡの４フイールドから成る制御メモリ（
Ｃ８と呼ぶ）。
データを格納するオペランドｌ入力レジスタ、２はオペ
ランド２人力レジスタ、３は定数メモリ出力レジスタ、
４は演算結果レジスタ、５は制御メモリＣＢの出力を受
けるＣ８読み出しレジスタ（以下ＣＡＲと呼ぶ）、６は
Ｃ８への読み出しアドレスを与えるＣＳアドレスレジス
タ、７はｃｓのシーケンス制御フィールド８ＱＮ、演算
制御フィールドＣＮＴ 、定数フィールドに５次アドレ
スフィールドＮＡの４フイールドから成る制御メモリ（
Ｃ８と呼ぶ）。
８ｉｌｔ変換命令で使われる定数とアドレス変更フラグ
を格納する定数メモリ、１０は８ＶＲ（Ｓｏｆｔｗａｒ
ｅＶｉｓｉｂｌｅ Ｒｅｇｒｓｔｅｒ） ／−ｅす、１
１はメインメモリ（ＭＭχ１ｚａ ＣＡＲ５のにフィー
ルドとオペランド１人力レジスタ１の符号出力と、定数
メモリ出力レジスタ３のアドレス変更フラグビットＦ出
力とから定数メモリ８へのアドレスを生成する定数メモ
リアドレス生成回路をそれぞれ示す。
を格納する定数メモリ、１０は８ＶＲ（Ｓｏｆｔｗａｒ
ｅＶｉｓｉｂｌｅ Ｒｅｇｒｓｔｅｒ） ／−ｅす、１
１はメインメモリ（ＭＭχ１ｚａ ＣＡＲ５のにフィー
ルドとオペランド１人力レジスタ１の符号出力と、定数
メモリ出力レジスタ３のアドレス変更フラグビットＦ出
力とから定数メモリ８へのアドレスを生成する定数メモ
リアドレス生成回路をそれぞれ示す。
第４図は第３図の定数メモリアドレス生成回路１２及び
そのまわりの詳細図である。本実織例では定数メモリア
ドレスＢ ｂｉｔ 、容量２５６Ｗの定数メモリである
。定数メモリアドレス生成回路１２は、−例として、ゲ
ー）１４． ＡＮＤゲート１５％１６％ ＯＲゲート１
７によル構成されている。定数メモリ８のアドレスは通
常Ｃ８のにフィールド出力８ビツトで与えられるが、定
数メモリ出力レジスタ３のアドレス変更フラグビットの
値によってオペランド１人カレジスタ１の符号出力がＣ
８Ｒ５のにフィールド８ビツトの最下位ビットと差しか
えられる構成になっている。尚、８ａはアドレス変更フ
ラグフィールド、Ｂｂは定数フィールド、３ａはアドレ
ス変更フラグをそれぞれ示す。アドレス変更７ラグ３ａ
がｍ Ｏ＃の時ニＣ８Ｒ５のにフィールド出力をＫＯＫ
Ｉ Ｋｘ Ｋｓ Ｋａ Ｋｇ Ｋｓ Ｋｔとすると、定
数メモリ８のアドレスは同じ（Ｋｏ ＫＩ ＫＩ ＫＩ
Ｋａ Ｋｓ Ｋｓ Ｋｔであるが、アドレス変更フラ
グ３ａが１１′の時にはオペランド１人力レジスタ１の
符号出力ＳによＪ） Ｋａ ＫＩ Ｋｍ Ｋｓ Ｋａ
ＫＩＫ８８と修飾される。
そのまわりの詳細図である。本実織例では定数メモリア
ドレスＢ ｂｉｔ 、容量２５６Ｗの定数メモリである
。定数メモリアドレス生成回路１２は、−例として、ゲ
ー）１４． ＡＮＤゲート１５％１６％ ＯＲゲート１
７によル構成されている。定数メモリ８のアドレスは通
常Ｃ８のにフィールド出力８ビツトで与えられるが、定
数メモリ出力レジスタ３のアドレス変更フラグビットの
値によってオペランド１人カレジスタ１の符号出力がＣ
８Ｒ５のにフィールド８ビツトの最下位ビットと差しか
えられる構成になっている。尚、８ａはアドレス変更フ
ラグフィールド、Ｂｂは定数フィールド、３ａはアドレ
ス変更フラグをそれぞれ示す。アドレス変更７ラグ３ａ
がｍ Ｏ＃の時ニＣ８Ｒ５のにフィールド出力をＫＯＫ
Ｉ Ｋｘ Ｋｓ Ｋａ Ｋｇ Ｋｓ Ｋｔとすると、定
数メモリ８のアドレスは同じ（Ｋｏ ＫＩ ＫＩ ＫＩ
Ｋａ Ｋｓ Ｋｓ Ｋｔであるが、アドレス変更フラ
グ３ａが１１′の時にはオペランド１人力レジスタ１の
符号出力ＳによＪ） Ｋａ ＫＩ Ｋｍ Ｋｓ Ｋａ
ＫＩＫ８８と修飾される。
次に定数メモリ８のアドレス変更フックフィールドの値
であるが、演算データＤに依存する変換定数は１であり
、定数メモリアドレス上位７ビツトは等しく下１ビット
のみ異なるアドレスフィールドにλｎ、λｎがペアで割
シつけられる。演算データＤに依存しない定数は０であ
り、定数メモリアドレス上位７ビツトは等しく下１ビッ
トのみ異なるアドレスへ同じものが２ワ一ド割如つけら
れる。
であるが、演算データＤに依存する変換定数は１であり
、定数メモリアドレス上位７ビツトは等しく下１ビット
のみ異なるアドレスフィールドにλｎ、λｎがペアで割
シつけられる。演算データＤに依存しない定数は０であ
り、定数メモリアドレス上位７ビツトは等しく下１ビッ
トのみ異なるアドレスへ同じものが２ワ一ド割如つけら
れる。
第４図では定数メモリ８のＱ Ｑ ＋を番地には２進デ
ータが正の場合の変換定数λがＯＩＨ，番地には２進デ
ータが負の場合の変換定数λが格納されている。
ータが正の場合の変換定数λがＯＩＨ，番地には２進デ
ータが負の場合の変換定数λが格納されている。
次に、第３図〜第５図をもとに変換命令の定数読み出し
動作の説明を行なう。尚、第５図において、 （Ａｘ
）はアドレスＡｓの内容を示す。
動作の説明を行なう。尚、第５図において、 （Ａｘ
）はアドレスＡｓの内容を示す。
（第１ステツプ）
命令起動によってＣＳアドレスレジスタ（以下Ｃ８Ａと
呼ぶ）６へ変換命令の先頭アドレスＡ１がセットされる
。
呼ぶ）６へ変換命令の先頭アドレスＡ１がセットされる
。
（第２ステツプ）
Ｃ８Ａ ６に次実行アドレスＡｔがセットされ、 ０８
Ｒ５へ次実行アドレスＡ１の内容、即ち、オペランド１
読出し指示及び定数メモリアドレス指定（アドレス変更
フラグセット’） （Ａｓ邊！読み出される。ＣＡＲ５
のにフィールドにはＯＯＨ番地がセットされる。
Ｒ５へ次実行アドレスＡ１の内容、即ち、オペランド１
読出し指示及び定数メモリアドレス指定（アドレス変更
フラグセット’） （Ａｓ邊！読み出される。ＣＡＲ５
のにフィールドにはＯＯＨ番地がセットされる。
（第３ステツプ）
Ｃ８Ｒ５へ次実行アドレス人！の内容、即ち、オペラン
ド１ホールド指示及び定数メモリアドレス指定（Ａｘ
泗１読み出される。Ｃ８Ｒ５のにフィールドにＦｉｏｏ
ｌ（番地がセットされる。オペランド１人力レジスタｌ
Ｋ＃−ｉオペランドｌ読出し指示及び定数メモリアドレ
ス指定（ＡＩ）により８ＶＲメモリｌＯから変換対象の
演算データＤがセットされる。定数メモリ出力レジスタ
３には変換定数λかλが読み出され、アドレス変更７ラ
グ３ａｉｊ”ｌ”がセットされ。
ド１ホールド指示及び定数メモリアドレス指定（Ａｘ
泗１読み出される。Ｃ８Ｒ５のにフィールドにＦｉｏｏ
ｌ（番地がセットされる。オペランド１人力レジスタｌ
Ｋ＃−ｉオペランドｌ読出し指示及び定数メモリアドレ
ス指定（ＡＩ）により８ＶＲメモリｌＯから変換対象の
演算データＤがセットされる。定数メモリ出力レジスタ
３には変換定数λかλが読み出され、アドレス変更７ラ
グ３ａｉｊ”ｌ”がセットされ。
Ｃ８Ｒ５のにフィールドはＯＯＨ番地がセットされる。
（第４ステツプ）
Ｃ８Ｒ５のオペランドｌホールド指示及び定数メモリア
トしス指足（ＡりにＩシオペランド１入力レジスタｌは
ホールドされ、Ｃ３Ｒｓのにフィールドの出力００Ｈの
最下位ピントはアドレス変更フラグ３ａがｅ＋１ｔ＋に
なっているので、演算ケースＤの符号出力Ｓが有効にな
υ、符号ビットＳの値と差しかえらｎる。定数メモリ出
力レジスタ３へは符号に応じた変換定数λ又はλが読み
出される。
トしス指足（ＡりにＩシオペランド１入力レジスタｌは
ホールドされ、Ｃ３Ｒｓのにフィールドの出力００Ｈの
最下位ピントはアドレス変更フラグ３ａがｅ＋１ｔ＋に
なっているので、演算ケースＤの符号出力Ｓが有効にな
υ、符号ビットＳの値と差しかえらｎる。定数メモリ出
力レジスタ３へは符号に応じた変換定数λ又はλが読み
出される。
以上説明したように、マイクロプログラムの分岐なしで
固定Ｔ数２Ｔで変換定数が確定する。又、定数が演算デ
ータに依存しないケースでは最下位ビットのみ異なる２
ワードに同じ定数が格納されているので、アドレス変更
フラグの修飾の有／無には関係なくＩＴで読み出しが可
能でらる。
固定Ｔ数２Ｔで変換定数が確定する。又、定数が演算デ
ータに依存しないケースでは最下位ビットのみ異なる２
ワードに同じ定数が格納されているので、アドレス変更
フラグの修飾の有／無には関係なくＩＴで読み出しが可
能でらる。
発明の効果
本発明は以上の如く構成され、作用するものであり、本
発明によれは、演算データに依存する変換定数の読み出
しをマイクロ命令の分岐なしに固定Ｔ数で高速に行なう
ことにより、全体の処理すイクルが削減され、パイプラ
イン制御が容易になるΩ
発明によれは、演算データに依存する変換定数の読み出
しをマイクロ命令の分岐なしに固定Ｔ数で高速に行なう
ことにより、全体の処理すイクルが削減され、パイプラ
イン制御が容易になるΩ
第１図は従来におけるこの種の演算装置の構成例を示す
ブロック図、第２図は第１図に示した構成の動作タイム
チャート、第３図は本発明の一実施例を示すブロック構
成図、第４図は第３図に示された定数メモリアドレス生
成回路及びその周辺部の詳ＭＢ７ｚ構成例を示すブロッ
ク図、第５図は第３図、第４図に示された本発明に２る
一実施例の動作タイムチャートである。 ｌａｇφオペランドｌ入カレジスク、２・・−オペラン
ド２人力レジスタ、３・拳・定数メモリ出力レジスタ、
４命・・演算結果レジスタ、５１１・・Ｃ８読み出しレ
ジスタ（Ｃ８几入６・―・ＣＳＳアドレスレジスフＣ８
Ａ）、 ７令・・制御メモリ（ＣＳ）、Ｓ −０，定数
メモリ、９０００分岐回路、１０ ＠−、ＳＶＲメモリ
、ｌｌ・・Φメインメモリ（ＩＪＭ）、１２−・一定数
メモリアドレス生成回路
ブロック図、第２図は第１図に示した構成の動作タイム
チャート、第３図は本発明の一実施例を示すブロック構
成図、第４図は第３図に示された定数メモリアドレス生
成回路及びその周辺部の詳ＭＢ７ｚ構成例を示すブロッ
ク図、第５図は第３図、第４図に示された本発明に２る
一実施例の動作タイムチャートである。 ｌａｇφオペランドｌ入カレジスク、２・・−オペラン
ド２人力レジスタ、３・拳・定数メモリ出力レジスタ、
４命・・演算結果レジスタ、５１１・・Ｃ８読み出しレ
ジスタ（Ｃ８几入６・―・ＣＳＳアドレスレジスフＣ８
Ａ）、 ７令・・制御メモリ（ＣＳ）、Ｓ −０，定数
メモリ、９０００分岐回路、１０ ＠−、ＳＶＲメモリ
、ｌｌ・・Φメインメモリ（ＩＪＭ）、１２−・一定数
メモリアドレス生成回路
Claims (1)
- 演算データを格納する手段と、演算の実行で必要となる
定数及びアドレス変更フラグを格納するメモリ手段と、
前記演算データを格納する手段の値と前記メモリ手段の
アドレス変更フラグの値とにより前記メモリ手段のアド
レスを修飾する手段とを具備し、演算の実行で必要とな
る定数を前記メモリ手段より得ることを特徴とする演算
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154084A JPS6129940A (ja) | 1984-07-21 | 1984-07-21 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154084A JPS6129940A (ja) | 1984-07-21 | 1984-07-21 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129940A true JPS6129940A (ja) | 1986-02-12 |
Family
ID=15520743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15154084A Pending JPS6129940A (ja) | 1984-07-21 | 1984-07-21 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129940A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02178832A (ja) * | 1988-12-29 | 1990-07-11 | Fujitsu Ten Ltd | 演算装置 |
| US6553960B1 (en) | 1997-04-11 | 2003-04-29 | Yanmar Co., Ltd. | Combustion system for direct injection diesel engines |
-
1984
- 1984-07-21 JP JP15154084A patent/JPS6129940A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02178832A (ja) * | 1988-12-29 | 1990-07-11 | Fujitsu Ten Ltd | 演算装置 |
| US6553960B1 (en) | 1997-04-11 | 2003-04-29 | Yanmar Co., Ltd. | Combustion system for direct injection diesel engines |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950001485A (ko) | 연산처리방법 및 마이크로 컴퓨터 | |
| JPH0248931B2 (ja) | ||
| US5390306A (en) | Pipeline processing system and microprocessor using the system | |
| JPS62237522A (ja) | 情報処理装置 | |
| JPH034936B2 (ja) | ||
| JPH027097B2 (ja) | ||
| JPS6129940A (ja) | 演算装置 | |
| JPS5826584B2 (ja) | デ−タ処理装置 | |
| JPH0218729B2 (ja) | ||
| JPS6123232A (ja) | 演算装置 | |
| KR880000817B1 (ko) | 데이터 처리장치 및 그 방법 | |
| JP2743947B2 (ja) | マイクロプログラム制御方式 | |
| JPS588011B2 (ja) | マイクロプログラムセイギヨホウシキ | |
| JPH0612253A (ja) | マイクロコンピュータ | |
| JPH0713758A (ja) | 命令デコード方法 | |
| JPS6111493B2 (ja) | ||
| JPS6320631A (ja) | レジスタ選択方式 | |
| JPH02116077A (ja) | 論理合成機能付メモリ | |
| JPS5971510A (ja) | シ−ケンス制御回路 | |
| JPS6362065A (ja) | デ−タ転送制御方式 | |
| JPH0319570B2 (ja) | ||
| JPS60220468A (ja) | ベクトル演算制御方式 | |
| JPH03168845A (ja) | 命令実行制御方式 | |
| JPH02178836A (ja) | 中央演算処理装置 | |
| JPS6333175B2 (ja) |