JPS612362A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の製造法、特に高性能のグラフトベ
ース形トランジスタの製造法に関する。

〔背景技術〕

バイポーラＩＣ（バイポーラ・トランジスタ）の高速化
、あるいはＩＩＬ（注入集積論理回路）におけるインバ
ーストランジスタのコレクタの多極化のためには、エミ
ッタ直下を浅い低濃度の真性ベースとし、周辺を深い高
濃度のグラフトベースとする構造が知られている。その
場合横方向のベース抵抗ｒｂｂ’を低下させる微細構造
とすることが必要条件である。

第１７図はグラフトベース形トランジスタの理想例を示
す断面図であって、３は第１導電型半導体基体でコレク
タとなるｎ−型半導体基体、９け第１導電型層であるエ
ミッタｎ＋型層、５は第２導電型層となる真性ベースｐ
型層でベース幅ｄ。

は基板表面から浅く形成され、１１は高濃度第２導電型
層でグラフトベースとなる高濃度ｐ＋型層であって基板
表面から深（形成される。１６はチャネルストッパを示
す。

このようなグラフトベース形トランジスタを微細化して
形成するにあたって、真性ベースｐ型層の横方向の幅ｄ
２が半導体装置の特性において重要な問題となる。この
ｄ２が太きすぎるとｒｂｂ’が大きくなって高速化の効
果が小さく、又、ｄ、が小さすぎ、あるいはｄ＝ｏにな
るとエミッタベース耐圧低下となって好ましくないこと
がわかった。

グラフトベーストランジスタの微細化にはどうシテモベ
ース・エミッタ接合のセルファライン（自己整合）技術
が必要となってくることが発明者の検討結果によりあき
らかとなった。

クラフトベーストランジスタの製造のため従来から種々
の製造方法が提案されており、例えば本願出願人はエミ
ッタの上に形成したポリシリコン層をスタックとして高
濃度ベース拡散を行う方法を開発した。この場合はセル
ファラインではないため、エミッタに対するポリシリコ
ン層のマスク位置合せが必要となる。又、セルファライ
ン法としては酸化、ナイトライド除去法がある。これは
ナイトライド（ＳｉＮ）膜をマスクとして高濃度ベース
拡散を行い、その後シリコンナイトライド膜を酸化膜と
して基板表面を酸化しシリコンナイトライド膜を取り除
き表面のシリコン酸化膜（，５ｉＯ２）をマスクにして
エミッタｎ＋型拡散を行う方法である。しかし、この方
法ではエミッタ接合に高濃度ベース層とが接近しすぎて
耐圧が小さくなることがわかった。

このほか、ポリシリコンとＣＶ　Ｄ−８ｉｏｈの２層膜
をＲｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ　（ＲＩ
Ｅと称す）を用いてグラフトペルストランジスタをセル
ファラインで形成する方法が超ＬＳＩデバイスハンドブ
ック　１９８３年版Ｐ６Ｓ−７１にも記載されている。

この方法は第１８図に示すようにボロンドープポリシリ
コン膜１３とＣＶＤ−８１０２膜１４をｎ型シリフン基
板の表面に２層に形成しエミッタ（拡散）マスクで５１
０２１４とポリシリコン１３をＲＩＥを用いてエツチン
グし、その後ふり硝酸系のエツチング液でボロンドープ
ポリシリコン１３をサイドエツチングする。次いで第１
９図に示すようにポリシリコン１３の露出部分の表面を
酸化して酸化膜１５を形成し、ポリシリコン層１３から
ボロンを基板に拡散して高濃度ｐ　型ベース１１を形成
する。このあと基板表面のＳ　ＩＯ２（図示せス）をＲ
ＩＥを用いてエツチングしてエミッタの孔あけを行い、
次いでエミッタｎ＋型拡散９を行う。１６はチャネルス
トッパを示す。

この方法によればグラフトベース・トランジスタをセル
ファラインで構成できるものの、前記酸化、ナイトライ
ド除去法と同様、エミッタ接合に高濃度ｐ＋型層が接近
しているため耐圧が小さくなることがわかった。

〔発明の目的〕

本発明は上記した問題を解決したものであり、その目的
とするところは、高集積化でき、しかもエミッタベース
耐圧性の大きいグラフトベース形トランジスタのセルフ
ァラインによる製造方法を提供することにある。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、第１導電型半導体基体であるｎ型シリコン基
体の表面圧第２導電型層の真性ペースとなるｐ型層を形
成し、このｐ型層の表面にシリコン・窒化物からなる第
１のマスク材とその上のホトレジストからなる第２のマ
スク材の層を形成し、第２のマスク材の所望部分を窓開
し、これをマスクとして第１のマスク材に第２のマスク
材に形成した窓開口より大きな窓開部をあけ、そのまま
第２のマスク材をマスクとして不純物を導入し、ｐ型層
の表面の一部にエミッタとなる第１導電型層のｎ＋型層
を形成し、第２のマスク材を取り除き、第１のマスク材
の窓開部に有機樹脂からなる第３のマスク材を埋め込ん
だ後、第１のマスク材を取り除き、上記有機樹脂をマス
クにしてｐ型層表面に不純物を深く導入してグラフトベ
ースとなる高濃度第２導電型層の高濃度ｐ＋型層を形成
するもので、これにより高集積化され、さらには、ペー
ス・エミッタ耐圧の大きいグラフトベース・トランジス
タが得られ前記目的を達成できろ。

〔実施例１〕 第１図乃至第９図は本発明の一実施例を示すものであっ
て高周波用グラフトベース・トランジスタの製造プロセ
スにおけるエミッタペース部分の工程断面図である。

以下各工程に従って詳細に説明する。

（１）通常のバイポーラＩＣ及びアイソプレーナ技術に
より第１図に示すように、ｐ−型シリコン基板（サブス
トレート）１上にｎ＋型埋込層２を埋込むようにしてエ
ピタキシャル成長法により第１導電型半導体基体となる
ｎ−型シリコン層３を厚さ１μｍ程度に形成し、シリコ
ン窒化膜等（図示せず）をマスクとし凹部をあけたのち
選択酸化を行うことによりアイソレーション酸化膜４を
形成スル。このあとｎ−型シリコン層３の表面にボロン
（Ｂ）をイオン打込みし、拡散することにより、真性ペ
ースとなる第２導電型層の低濃度ｐ型（ｐ−型）層５を
浅く形成する。この拡散の際にｐ−型層５の表面に５０
０λ程度の薄い酸化膜（Ｓ　ｓ　０２　）６が形成され
る。１６はチャネルストッパを示す。

（２１第２図に示すように全面にプラズマ放電を利用し
て第１のマスク材となるシリコン窒化膜（ナイトライド
）７を０．５〜０．７μｍの厚さに形成する。この上に
第２のマスク材となるホトレジスト８を塗布し、写真処
理を行ってその一部を窓開してマスクとする。

（３）窓開されたホトレジスト・マスク８を通してナイ
トライド膜７を窓開エッチする。このときのエツチング
は異方性のないドライエツチング、たとえばＣＦ４プラ
ズマエツチングを行い、ホトレジスト・マスクの窓開部
から左右にｄ＝０．５〜１．０μ横にナイトライド膜７
がオーバエッチされた窓開部を得る。

（４）このあと第４図に示すようにホトレジスト８をマ
スクにしてその窓開部の直下のｐ型層にＡｓ（ヒ素）イ
オン打込みを行ないナイトライドの窓開部よりも狭い幅
の第１導電型層となるｎ＋型エミッタ拡散層９を得る。

エミッタ拡散のホトレジストマスクは適当な有機溶剤に
よって取り除かれる。

（５）全面にポリイミド系フェスを塗布、アニールする
ことによりこれを固化し第５図に示すように第３のマス
ク材となるポリイミド樹脂膜１０を形成する。このポリ
イミド樹脂膜１０厚はナイトライド膜７の窓開部を埋め
込むのに充分な厚さ、たとえば０．５〜０７μｍ以上と
する。

（６）　　酸素を反応ガスとしてプラズマエツチングを
行い、ポリイミド膜１００表面部をエツチングし、第６
図に示すように、窓開部内の部分のポリイミド膜１０ａ
のみを残す。

（７）　　このあと、ＣＦ４を反応ガスとするプラズマ
エツチングを行ってナイトライド膜７を除去し、第７図
に示すようにポリイミド部分（１０ａ）のみを残す。こ
こで注目すべきは、ポリイミド部分１０ａを残すことに
より、第１のマスクすなわちナイトライド膜７の窓開部
と逆パターンのマスクを形成していることである。これ
により耐圧の大きい半導体装置が提供される。

（８）ポリイミド膜１０ａをマスクにＢ（ボロン）をイ
オン打込みし、又はボロンガラス１５をデポジットし、
１０００℃で３０分アニール１−ることにより、第８図
に示すように高濃度第２導電型層となる高濃度ｐ＋型層
のグラフトベース１１をｎ−ｆＪｎ層内に深＜（０，６
〜０．７μｍ）形成する。

このイオン打込みは同一基板上にＩＩＬが形成されてい
る場合には、ＩＩＬのインジェクタの形成と同期して行
なうイオン打込みである。

（９）このあとコンタクトホトエツチングを行って各領
域を露出するコンタクト穴をあける。なお、エミッタに
対しては第９図に示すようにウォッシュドエミッタ法に
よりエミッタ上の５ｉｎ２膜６を除去しエミッタコンタ
クトをあける。すなわち、エミッタ上の５ｉｎ２膜６は
第４図に示される様にヒ素イオンが含まれているため、
ライトエッチで十分にエミッタ上の５ｉｎ２膜６は除去
される。

このあと、全面にアルミニウムを蒸着しバターニングエ
ッチすることにより第１０図に示すごときアルミニウム
電極Ｂ、Ｅ、Ｃを設げる。なお、接合の浅い（０，３μ
ｍ）エミッタ部に対してはシリコン入りアルミニウムを
用いるか又はポリシリコン電極を形成することにより、
アルミニウムによる接合つきぬけを防止する。第１０図
において、１２はコレクタコンタクトのための高濃度ｎ
＋型型数散層ＣＮ＋層）である。

〔効　果〕

以上の実施例１で述べた本発明によれば下記のようにそ
の効果が得られる。

（１）グラフトベースがエミッタとセルファラインで形
成することができることより高集積化が可能となる。す
なわち、プラズマナイトライドのオーバエッチの程度に
よって真性ベースｐ型層５の横方向の幅（ｄ２）が決定
されるが、このオーバエッチの加工精度は高精度であり
、さらに自由にコントロールすることができる。上記よ
り微細加工が可能となり、したがって高集積化が実現で
きる。

（２）グラフトベースのｐ＋型層がエミッタｎ＋型層に
接することができないため、エミッタ・ベース耐圧を大
きくすることが可能である。

（３）上記（１）により順方向トランジスタとして高速
化ができる。又、上記（２）により逆トランジスタとし
てエミッタベース耐圧を大きくでき、ＩＩＬの製造に適
用して好適である。

〔実施例２〕 第１１図乃至第１５図は本発明の他の一実施例を示すも
のであって、ＩＣの製造プロセスにおけるクラフトベー
スの部分の工程断面図である。

（１）通常のバイポーラＩＣ及びアイソブレーナ技術に
より、第１１図に示すように、ｐ−型シリコン基板１上
にｎ＋＋込層２を埋込むようにエピタキシャルｎ−型層
３を形成し、次にエピタキシャルｎ−型層３表面にアイ
ソプレーナ酸化膜４を形成し、真性ベースとなるｐ型層
５を形成し、全面にプラズマナイトライド膜７を形成し
、そのうえにホトレジスト塗布、露光現像処理により真
性ベースとなる幅だけホトレジスト８をマスクとして残
す。１６はチャネルストッパを示す。

（２）ホトレジストマスク８を使用し、第１２図に示す
ようにナイトライド膜７をプラズマエツチングする。そ
の際にナイトライド膜７の側面部分を若干オーバエツチ
ングすることによりホトレジストマスク８のパターンよ
り内側に入りこんだナイトライドマスク７を得る。

（３）　　このあと、ホトレジスト８をマスクとしてＢ
（ボロン）ヲエビタキシャル層表面に深くイオン打込み
し、アニールを行なって第１３図に示すように、グラフ
トベースｐ＋型層１１を得る。この場合も前記実施例同
様ＩＩＬのインジェクタと同時に形成される。

（４）ホトレジスト８を取り除き、全面にポリイミド樹
脂フェスを塗布、硬化させ第１４図に示すようにポリイ
ミド膜１０を形成する。

（５）ポリイミド膜１０表面をドライエツチングし、第
１５図に示すようにナイトライドマスク７を囲むように
ポリイミド膜１０をのこす。

（６）ナイトライドマスク７をエッチ除去し、Ａｓ（ヒ
素）をイオン打込みすることにより第１６図に示すよう
にエミッタとなるｎ＋＋層９を形成する。この後、コン
タクトエッチング工程、アルミニウム蒸着工程、パター
ニングエッチ工程を経た後、前記実施例同様のグラフト
ベース・トランジスタを完成する。

第２０図は、本発明により形成された半導体装置の一例
を示す。同図において、前記実施例と同一の符号は同一
物もしくは相当物を示す。

同図は、バイポーラトランジスタＱ、とＩＩＬＱ２を同
一基板上に形成した状態を示す。同図において特徴的な
ことは、バイポーラトランジスタＱ、のペースと、ＩＩ
ＬＱ、のインバーストランジスタのベースがグラフトベ
ース構造で形成されているということであり、さらには
、バイポーラトランジスタＱ１のエミッタｎ＋型層９と
グラフトベースのｐ＋型層１１．ＩＩＬＱ２のインバー
ストランジスタのグラフトベースのｐ＋型層１１とマル
チコレクタのｎ＋型層９とが接していないため、耐圧が
大きいということである。また、本発明によるため、グ
ラフトベースのｐ＋型層１１とバイポーラトランジスタ
Ｑ１のエミッタのｎ＋型層９と、ＩＩＬＱ＊のマルチコ
レクタのｎ＋型層９がセルファラインで形成されている
ため、高集積化微細化されているという点である。また
ＩＩＬＱ、のインジェクター（ｉｎｊ）とグラフトベ−
スのｐ＋型層が同時罠形成されている点であり、これに
より工程の短縮化を計っている。この後、図示されない
が基板表面に保護膜が形成される。

〔効果〕

以上実施例２で述べた本発明によれば実施例１の場合と
同じ（有機樹脂を使って逆パターンを利用することによ
りグラフトベースがエミッタとセルファラインで形成す
ることができ、したがって実施例１の場合と同様の効果
が得られるものである。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものでな（、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもな（ゝ。

たとえば、半導体層の表面に形成されるマスク材は次の
ように変更することができる。

（１）　　第１　（下層）＋７）マスク材ＫＣＶＤ−８
ｉｎ２．　ポリシリコン等を使用する。

（２）第２層のマスク材に感光性ポリイミドを使用する
０ （３）第３層のマスク材に感光性ポリイミドを使用する
０ （４）　　エミッタにコンタクトする電極にポリシリコ
ンを使用する、 〔利用分野〕 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体装置の製造方
法に適用した場合について説明したが、それに限定され
るものではない。

本発明はグラフトベース構造を有するバイポーラトラン
ジスタ、バイポーラＩＣ，ＩＩＬ共存リニアＩＣ，バイ
ポーラメモリ、あるいは高周波トランジスタに適用する
ことができる。

【図面の簡単な説明】

第１図乃至第９図は本発明の一実施例を示すものであっ
て半導体装置の製造プロセスの工程断面図である。 第１０図は本発明の方法により製造されたグラフトベー
ス・トランジスタの断面図である。 第１１図乃至第１６図は本発明の他の一実施例を示すも
のであって、半導体装置の製造プロセスの工程断面図で
ある。 第１７図はグラフトベース・トランジスタの原理的構造
を示す断面図である。 第１８図乃至第１９図はグラフトベース・トランジスタ
の従来プロセスの例を示す工程断面図である。 第２０図は、本発明により形成された半導体装置の断面
図を示す。 １・・・ｐ−型シリコン基板（サブストレート）、２・
・・ｎ＋型埋込層、３・・・エピタキシャルｎ−型シリ
コン層、４・・・アイソプレーナ酸化膜、５・・・真性
ペースとなるｐ型層、６・・・酸化膜、７・・・第１の
マスク材（シリコン窒化物膜）、８・・・第２のマスク
材（ホトレジスト）、９・・・エミッタｎ＋型層、１０
・・・第３のマスク材（ポリイミド系樹脂）、１１・・
・・・・グラフトベースとなるｐ＋型層、１２・・・高
濃度ｎ＋拡散層、１３・・・ポリＳｉ層（ポリシリコン
）、１４・・・ＳｉＯ２，１５・・・ボロンガラス、１
６・・・チャネルスト、・パ。 第　　３　　図 第　　４　　図 第　　５　　図 第　　６　　図 第　　７　　図 第１３図 第　　１４　図 第　　１６１ 第１７図 ／′ 第　　１９　図

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体基体の一主面に第２導電型層を形
   成する工程、第２導電型層の表面に第１（下層）のマス
   ク材と第２（上層）のマスク材とからなる層を順次積層
   形成し、第２のマスク材を窓開しこれをマスクにして第
   １のマスク材に第２のマスク材の窓開口より大きな窓開
   口を有する窓開部をあける工程、第２のマスク材をマス
   クとして不純物を導入し第２導電型層の表面の一部に第
   １導電型層を形成する工程、第２のマスク材を取り除き
   、第１のマスクの窓開部に第３のマスク材を埋め込む工
   程、第１のマスクを取り除き上記第３のマスク材をマス
   クにして第２導電型層表面に不純物を導入し、高濃度第
   ２導電型層を形成する工程とからなる半導体装置の製造
   方法。 ２、上記第１のマスク材はシリコン窒化物であり、第２
   のマスク材は感光性耐食樹脂であり、第３のマスク材は
   ポリイミド系樹脂である特許請求の範囲第１項に記載の
   半導体装置の製造方法。 ３、第１導電型半導体基体の表面に第２導電型層を形成
   する工程、第２導電型層の表面に第１（下層）のマスク
   材とその上に第２（上層）のマスク材とからなる層を形
   成し、第２のマスク材を一部をのこし、この第２のマス
   ク材をマスクとして第１のマスク材を選択的に除去し、
   前記第２のマスク材の周縁より内側に周縁を有する第１
   のマスク材を得る工程、第２のマスク材をマスクにして
   第２導電型層表面に不純物を導入し、高濃度第２導電型
   層を形成する工程、第２のマスク材を取り除き、第１の
   マスクの周辺を埋めるように第３のマスク材を形成する
   工程、第１のマスク材を取り除き、上記第３のマスク材
   をマスクにして不純物を導入し、第２導電型層表面に第
   １導電型層を形成する工程とからなることを特徴とする
   半導体装置の製造方法。 ４、上記第１のマスク材はシリコン窒化物であり、第２
   のマスク材は感光性耐食樹脂であり、第３のマスク材は
   ポリイミド系樹脂である特許請求の範囲第３項に記載の
   半導体装置の製造方法。