JPH065738B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は制御電流により主電流の導通・非導通を制御で
きるゲートターンオフサイリスタ（以下ＧＴＯと略記）
あるいはトランジスタ（以下ＴＲＳと略記）の如き半導
体装置に係り、特にその遮断性能を向上できる接合構造
に関するものである。

〔発明の背景〕 ＧＴＯやＴＲＳではエミツタ層を少なくとも１個以上の
ほぼ一定幅の細長い短冊状領域から成るものとし、これ
に隣接するベース層と共に半導体基体の一方の主表面に
露出せしめ、各短冊状領域には一方の主電極、ベース層
には各短冊状領域を実質的に取り囲むように制御電極が
低抵抗接触され、半導体基体の他方の主表面には他方の
主電極が低抵抗接触され、各電極は夫々一対の主端子と
制御端子に接続された構成となつている。

以下ＧＴＯを例に採つて具体的に説明する。

第１図は従来のＧＴＯの一例を示している。半導体基体
１の一方の主表面には、カソード電極２とゲート電極３
が交互に設けられている。これらの電極は、それぞれカ
ソード端子５とゲート端子６に接続されている。また、
他方の主表面にはアノード電極４が設けられ、アノード
端子７に接続されている。第２図は第１図の一部縦断面
図で第１図に示したものと同一部分は同じ符号で示して
いる。半導体基体１は、ｎ型エミツタ層２０、ｐ型ベー
ス層３０、ｎ型ベース層１０、ｐ型エミツタ層４０から
成る。

第２図の構成は単位ＧＴＯと見做され、これが複数個並
列にされた構成が第１図である。即ち、ｎ型エミツタ層
２０は短冊状であり、各短冊状ｎ型エミツタ層２０には
カソード電極２が低抵抗接触し、各短冊状ｎ型エミツタ
層２０の幅方向の両側にはゲート端子６に直接接続され
たゲート電極３が低抵抗接触し、ｐ型エミツタ層４０に
はアノード電極が低抵抗接触されている。

第１図及び第２図においてｐｎ接合が露出する表面に
は、図示していないが、シリコン酸化膜，ガラス膜、あ
るいはシリコンゴムなどのパツシベーシヨン膜が設けら
れている。また、ライフタイムキラーとして金などがド
ープされている。

次に従来のＧＴＯのターンオフ動作を、第２図を用いて
説明する。

ＧＴＯを導通状態から非導通状態へターンオフさせるに
は、ゲート端子６からゲート電流を引き抜く。このと
き、ＧＴＯの導通状態をつくり出しているｐ型ベース層
３０に蓄積された過剰キヤリアは、ゲート電極３に近い
領域から順次掃き出される。このため、ゲート電極３に
近い側より順次導通領域がターンオフしていく。従つ
て、従来のＧＴＯの場合、ｎ型エミツタ層２０の両側か
ら同じ大きさのゲート電流が引き抜かれるので、最終的
にはｎ型エミツタ層２０の中央に導通領域Ｃ_１が残り電
流が集中する。ｎ型エミツタ層２０の下のターンオフし
終つたｐ型ベース層３０の中には過剰キヤリアがないの
で、その部分の抵抗は熱平衡状態のそれになつている。
このため、ゲート電極３からｎ型エミツタ層２０の中央
部の導通領域に至るゲート電流経路の抵抗ｒがターンオ
フ初期より大きくなり、ゲート電流が引き抜きにくくな
る。この状態で、ＧＴＯを完全にターンオフするのに十
分なゲート電流を引き抜けない場合には、電流集中部分
において電力損失のために過大な温度上昇が起こり熱破
壊に至る。

さて、ＧＴＯが破壊せずにターンオフ動作するか否かを
表わす重要な特性として安全動作領域（以下ＡＳＯと略
記する）がある。これは、ＧＴＯを破壊せずにターンオ
フできる時のアノード電流とアノード・カソード間電圧
を各々縦軸，横軸にとつて図表化して得られる範囲であ
り、当然広いことが望ましい。第３図は、このＡＳＯの
一例である。斜線を施した部分がＡＳＯであり、ターン
オフ時の電流・電圧軌跡がこの範囲内におさまれば、Ｇ
ＴＯは破壊せずに動作する。なお、第３図の縦軸はアノ
ード電流のかわりにカソード電流密度で表示してもよ
い。また、特定の値のカソード電流密度でＧＴＯをター
ンオフする場合に、ＧＴＯを破壊しない最大のアノード
・カソード間電圧でＡＳＯの大きさを表わしてもよい。

従来のＧＴＯにおいては、ＡＳＯを拡大するために、第
２図のようにｎ型エミツタ層２０の両側にゲート電極３
を設ける、ｎ型エミツタ層２０の幅を狭くする、またｎ
型ベース層１０を厚くするなど種々の工夫がなされた
が、ＡＳＯの広さには限界があつた。実際、カソード電
流密度が１０００Ａ／cm²程度のとき、ＧＴＯが破壊し
ない最大のアノード・カソード間電圧を２００〜３００
Ｖ以上にすることはできなかつた。このため、ＧＴＯを
使用する時には破壊を防ぐためスナバー回路と称する保
護回路が必要となり、回路の複雑化，装置の大型化を招
いていた。また、ターンオフ時にスナバー回路に流れる
電流と配線インダクタンスによつてアノード・カソード
両端子７・６間にスパイク状の電圧を生ずるが、大電流
を遮断しようとする程このスパイク電圧は高くなり、電
流・電圧軌跡はＡＳＯを外れ、大きな電流を遮断できな
かつた。大電流をターンオフしたときの電流・電圧軌跡
がＡＳＯの内に納まるようにするため、従来はスナバー
回路に大きなコンデンサを接続する必要があり、スナバ
ー回路での電力損失が大となるという欠点があつた。ま
た、配線インダクタンスをできるだけ小さくする必要か
らコンデンサをできるだけＧＴＯに近づけて設置する必
要があるが、これには限界があり、大電力ＧＴＯの遮断
限界電流が小さく制限されるという問題があつた。

〔発明の目的〕

本発明の目的は、電流遮断時の制御端子からの電流引き
抜き効果を改善し、ＡＳＯを拡大させた半導体装置を提
供することにある。

本発明の他の目的は、ＡＳＯの拡大により大電力ＧＴＯ
の最大遮断電流を増大せんとするものである。

〔発明の概要〕

本発明の特徴とするところは、ｎエミッタ層を円環状と
し、ｎエミッタ層の外周側においてｎエミッタ層を包囲
するようにｐベース層上に第１の制御電極を設け、ｎエ
ミッタ層の内周側においてｐベース層上に第２の制御電
極を設け、第１及び第２の制御電極のいずれか一方を外
部から制御信号が付与される制御端子に直接接続した点
にある。

まず、本発明の動作原理を説明する。

本発明者等は、第４図に示すようにＧＴＯのゲート電極
を一つおきにゲート端子６に直接接続する構造によつて
ＡＳＯが飛躍的に拡大することを確認した。そこで、実
験的並びに理論的検討を行なつた結果、以下のようなメ
カニズムでＡＳＯが拡大することが明らかになつた。第
５図は第２図と同様単位ＧＴＯの縦断面を示している。

尚、第４図，第５図において、第１図，第２図と同一物
・相当物には同一符号をつけている。

短冊状のｎ型エミツタ層２０の両側にはゲート電極３
ａ，３ｂが低抵抗接触されているが、その内、ゲート電
極３ａはゲート端子６に直接接続されているが、ゲート
電極３ｂは抵抗Ｒを介してゲート端子６と接続されてい
る。抵抗Ｒは後述するようにｐ型ベース層３０の内部抵
抗である。

抵抗Ｒが存在するので、ターンオフ初期にゲート電流は
ｎ型エミツタ層２０の片側すなわちゲート電極３ａ側か
ら主として引き抜かれる。従つて導通領域はゲート電極
３ａ側から順次ターンオフしていくので、図中Ｃ_２のよ
うに反対側のゲート電極３ｂに近い領域に電流が集中し
ていく。第６図は、第５図のカソード側平面図である。
ターンオフの最終段階では従来のＧＴＯで観測されてい
るように、図中のＳのようなスポツト状に電流が集中す
る。従来のＧＴＯの場合には、電流スポツトＳはｎ型エ
ミツタ層２０の幅方向の中央付近に生じるがこの図のＧ
ＴＯの場合にはゲート電極３ｂに近い領域に生じる。こ
のとき、ゲート電極３ａと電流スポツトＳの間のｐ型ベ
ース層３０内の抵抗ｒ_１はかなり大きくなつているの
で、ゲート電極３ａ側からのゲート電流引き抜きは困難
である。しかし、逆にゲート電極３ｂ側からはゲート電
流が引き抜き易くなる。これは、第６図において破線で
示したような電流経路がｐ型ベース層３０内にできるか
らである。電流スポツトＳとゲート電極３ｂは近接して
いるので、両者の間のｐ型ベース層３０内の抵抗ｒ_２は
かなり小さい。また、ゲート電極３ｂと３ａの間では、
ｎ型エミツタ層２０下のｐ型ベース層のほぼ全体が電流
経路となつている（図では便宜上２本の破線しか示さな
かつた）。このため、両ゲート電極間の抵抗（第５図の
抵抗Ｒ）もかなり小さくなり、破線の電流経路を通つて
比較的大きなゲート電流が引き抜かれる。従つてＡＳＯ
が拡大する。

可変内部抵抗Ｒの変動が大きい程、ゲート電流の引き抜
きは容易になる。即ち、ターンオフ初期においては導通
領域はｎ型エミツタ層２０とｐ型エミツタ層４０間の全
域に存在するから第６図に点線で示す電流経路は存在し
ない。従つて、この時期における内部抵抗Ｒは第６図に
示すように、ｎ型エミツタ層２０の長手方向端部を巡ぐ
る一点鎖線で示す電流経路におけるものである。この一
点鎖線で示す電流経路の内部抵抗が小さいと、ターンオ
フ初期においてゲート電流はゲート電極３ｂ側からも引
き抜かれる。この成分が大きい程ゲート電極３ａ側から
引き抜かれるゲート電流は小さくなり、導通領域Ｃ_２の
ゲート電極３ｂ側への偏倚が遅れることになる。従つ
て、一点鎖線で示す電流経路の内部抵抗は大きい方が良
い。一方、ターンオフ最終時期にゲート電極３ｂ側から
引き抜けるゲート電流が大きい程、ゲート電極３ｂ側に
近付けられた電流スポツトは容易に消滅する。一点鎖線
で示す電流経路における内部抵抗を大きくさせたとして
も、点線で示す電流経路の内部抵抗が充分小さいので、
全体としての内部抵抗の増加は小さい。むしろ、一点鎖
線で示す電流経路における内部抵抗が大きいことによつ
て、電流スポツトＳが速やかに一層ゲート電極３ｂ側に
形成され、点線で示す電流経路の内部抵抗が速やかに充
分小さくなつた方が、ターンオフ全体からみれば、むし
ろ好都合である。

本発明者等が実験により、同一電流を遮断した場合、破
壊直前のアノード・カソード間電圧が一点鎖線で示す電
流経路の内部抵抗によつてどのように変化するかを調べ
たところ、この内部抵抗が大きくなる程、アノード・カ
ソード間電圧を増加し、ＡＳＯを拡大できることが認め
られた。

以上の考察に基づき、本発明では、一点鎖線で示した電
流経路における内部抵抗を、ｎエミッタ層を円環状とす
ることにより、大ならしめたものである。

〔発明の実施例〕

以下、図面に示した実施例と共に本発明を説明する。

以下の各図面の実施例において、第４〜６図に示したも
のと同一物，相当物には第４〜６図のものと同一符号を
付けている。

第７図は本発明の一実施例になる単位ＧＴＯのカソード
側鳥瞰図で、第８図は第７図のＩ−Ｉ切断線に沿つた縦
断面図である。

第１ゲート電極３ｂはｎ型エミツタ層２０及びそれに低
抵抗接触されたカソード電極２によつて完全に取り囲ま
れ、ｎ型エミツタ層２０及びカソード電極２は、第２ゲ
ート電極３ａによつて完全に取り囲まれている。そし
て、ゲート端子６は第２ゲート電極３ａにのみ直接接続
されている。従つて、第１ゲート電極３ｂと第２ゲート
電極３ａ間には第６図の一点鎖線で示す抵抗パス（電流
経路）は存在せず、その間の内部抵抗はｎ型エミツタ層
２０とｎ型ベース層１０の間にはさまれたｐ型ベース層
３０の横抵抗のみであり、両ゲート電極３ａ，３ｂ間の
抵抗としては最も大ならしめることができる構造であ
る。この実施例では、ｎ型エミツタ層２０上のカソード
電極２及び第２ゲート電極３ａは各々ｎ型エミツタ層２
０の表面、及びｎ型エミツタ層２０の周辺全体に具備さ
れているが、必ずしもその形に限定したものでなく、各
各部分的に設けられていても同等の性能が保証される。
例えば、第９図及び第１０図はその変形例を示したもの
である。

両図は平面図であるが、各電極には斜線を付けた。ま
た、表面における凹凸，パツシベーシヨン膜は省略され
ている。

両図に示された各実施例はいずれも第１ゲート電極３ｂ
はｎ型エミツタ層２０によつて完全に包囲された形にな
つており、導通状態では電流は、ｎ型エミツタ層２０の
全面で、流れていると考えられるから、ターンオフ初期
において、第２ゲート電極３ａと第１ゲート電極３ｂを
結ぶゲート電流の電流経路はないと云える。即ち、ター
ンオフ初期においては、両ゲート電極３ａ，３ｂ間は無
限大に近い内部抵抗で接続されていると見做すことがで
きる。ターンオフ初期には従つてゲート電流は第２ゲー
ト電極３ａ側のみから引き抜かれる。ターンオフが進行
し、導通領域が収縮して長円環状でなくなつた時に、そ
の非導通領域のｐ型ベース層３０を介して両ゲート電極
３ａ，３ｂは接続され、第１ゲート電極３ｂ側からも、
ゲート電流は引き抜かれる。ターンオフ初期において、
両ゲート電極３ａ，３ｂ間のｐ型ベース層３０の内部抵
抗は極端に大きいため、ターンオフ動作は急速に進行す
る。

このような構成のものは、円形半導体基体を用い、その
半径方向とｎ型エミツタ層２０の軸方向を揃え、ｎ型エ
ミツタ層２０を放射状に配置し、各カソード電極２に共
通のカソード板を圧接する構造の電力用ＧＴＯに好適で
ある。カソード側上主表面のｐ型ベース層３０をエツチ
ダウンしているのは、カソード板を圧接した時に、ゲー
ト電極３ａ，３ｂとの混触をさけるための措置である
が、混触をさける他の手段を採るなら、エツチダウンを
行なわなくてもよい。

放射状に配置したｎ型エミツタ層２０を多重リング状に
設けてもよい。

以上の実施例では、ｐ型エミツタ層４０は下側主表面全
面に設けられているが、その一部を欠除させ、代りにｎ
型高不純物濃度層を設けて、アノード電極４と低抵抗接
触させたアノードエミツタ短絡型のＧＴＯにも本発明は
適用できる。

また、各層１０〜４０，２１，２２の導電型を反転させ
たＧＴＯにも適用可能である。

ＴＲＳについては実施例を挙げなかつたが、ｎ型ベース
層がｎ型コレクタ層相当としてここに、コレクタ電極を
低抵抗接触させれば良い。

本発明者等の実験によれば、従来2000Ａ程度であつた最
大遮断可能電流を2500Ａ以上に向上できることが確めら
れた。

〔発明の効果〕

以上説明したように、本発明によれば、電流遮断時の制
御端子からの電流引き抜きを改善し、ＡＳＯを拡大させ
た半導体装置を得ることができる。

そして、最大遮断可能電流を向上せしめた半導体装置を
得ることができる。

【図面の簡単な説明】

第１図は従来のＧＴＯの概略斜視図、第２図は第１図に
示す従来のＧＴＯの部分的縦断面図、第３図は従来から
知られているＡＳＯの説明図、第４図は本発明の先行例
としてのＧＴＯの概略斜視図、第５図は第４図に示すＧ
ＴＯの部分的縦断面図、第６図は第５図に示す単位ＧＴ
Ｏのカソード側平面図、第７図は本発明の一実施例にな
る単位ＧＴＯのカソード側カソー鳥瞰図、第８図は第７
図のＩ−Ｉ切断線に沿う縦断面図、第９図，第１０図は
本発明の変形例になる単位ＧＴＯのカソード側平面図で
ある。 １…半導体基体、２…カソード電極、３ａ，３ｂ…ゲー
ト電極、４…アノード電極、５…カソード端子、６…ゲ
ート端子、７…アノード端子、１０…ｎ型ベース層、２
０…ｎ型エミツタ層、３０…ｐ型ベース層、４０…ｐ型
エミツタ層、２１，２２…ｎ型拡散層、３１，３２…
溝、１ａ，１ｂ…除去部傾斜面。

Claims (1)

【特許請求の範囲】
1. 【請求項１】互いに反対側に位置する一対の主表面と、
   一方の主表面に隣接する第１導電型の第１のエミッタ層
   と、第１のエミッタ層に隣接する第２導電型の第１のベ
   ース層と、第１のベース層と他方の主表面に隣接する第
   １導電型の第２のベース層と、第２のベース層と他方の
   主表面に隣接する第２導電型の第２のエミッタ層とを有
   し、第２のエミッタ層が他方の主表面において円環状を
   なす複数個の領域からなる半導体基体と、 半導体基体の一方の主表面において、第１のエミッタ層
   の低抵抗接触する第１の主電極と、 半導体基体の他方の主表面において、第２のエミッタ層
   の各領域に低抵抗接触する第２の主電極と、 半導体基体の他方の主表面において、第２のベース層上
   に第２のエミッタ層の各領域を包囲するように設けられ
   る第１の制御電極と、 半導体基体の他方の主表面において、第２のエミッタ層
   の各領域によって包囲される第２のベース層上に設けら
   れる第２の制御電極とを具備し、 第１の制御電極及び第２の制御電極のいずれか一方が外
   部から制御信号が付与される制御端子に直接接続されて
   いることを特徴とする半導体装置。