JPS61241977A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ゲート電極、配線として、高融点金属シリサ
イド膜と不純物がドープされた多結晶シリコン膜の積層
膜を設けて成る半導体装置の製造方法に関するものであ
る。

〈発明の概要〉 本発明は、上記構造の半導体装置の製造方法に於いて、
多結晶シリコン膜への不純物拡散を、ソース・ドレイン
領域形成のための不純物注入、熱処理工程で行なう構成
とすることにより、ゲート絶縁膜の耐圧向上、工程の簡
略化等をはかったものである。

〈従来の技術〉。

現在、ＭＯ５半導体装置のゲート電極及び配線として広
く用いられている多結晶シリコンは抵抗率が大きく、Ｌ
ＳＩの大容量化、高速化に対する制限があり、この問題
を解決するため、低抵抗で多結晶シリコンプロセスと互
換性がある高融点金属シリサイドと多結晶シリコンの積
層構造（以下「ポリサイド構造」と略称する）が採用さ
れるようになってきている。

第２図に、上記ポリサイド構造を有するＭＯＳＦＥＴの
従来の製造方法を示す。

（ａ）　　Ｐ型（１００）シリコン基板１の表面上にフ
ィールド酸化膜２（素子分離領域）及びゲート酸化膜３
（素子領域）を形成する。

（ｂ）　　多結晶シリコンを１００〜４００ｎｍ堆積し
、多結晶シリコン膜４を形成した後、ＰＯＣＡａにより
熱拡散でリンをドープする。

（ｃ）　　タングステンシリサイド（ＷＳｉ２）をＬＰ
ＣＶＤにより２５０　ｎｍ堆積し、タングステンシリサ
イド膜（ＷＳｉ２膜）５を形成する。

（ｄ）　　フォトリソ及びエツチング技術を用いてポリ
サイドゲート電極６を形成した後、ソース・ドレイン形
成用のヒ素（Ａｓ）をイオン注入により導入する。

（ｅ）高温アニールを行ない、ソース・ドレイン領域（
Ｎ＋型不純物領域）７及び熱酸化膜８を形成する。その
後、層間絶縁膜９をＣＶＤ法で堆積後、フンタクトホー
ルを設け、Ａｆｌ、電極１０を形成する。

以上のように、従来は、多結晶シリコン膜への不純物ド
ープは、多結晶シリコン膜形成後に行なわれる９００℃
前後の熱拡散で行なっていた。

〈発明が解決しようとする問題点〉 しかしながら、上記方法では、その後の熱酸化時に、多
結晶シリコン膜中の不純物がゲート酸化膜に侵入し、該
ゲート酸化膜が劣化しやすいという問題があった。

第３図に、上記第２図の方法で作成したＭＯＳＦＥＴに
於けるゲート絶縁膜破壊耐圧と多結晶シリコン膜厚との
関係を示す。図に示すように、多結晶シリコン膜厚が２
００ｎｍ以上では良好な特性を示すが、それ以下ではゲ
ート酸化膜の劣化が起こる。

したがって、上記従来の製造方法では多結晶シリコン膜
の膜厚を２００ｎｍ以上とする必要があった。

また、多結晶シリコン膜を薄くできないために、加工性
の点でも問題があった。

本発明は上記の点に鑑みてなされたものであり、上記ポ
リサイド構造のゲート電極及び配線を形成するにあたり
、ゲート絶縁膜の耐圧低下や加工性の低下といった問題
点を解決すると共に、併せて工程の簡略化をも達成する
ことを目的としているものである。

〈問題点を解決するための手段〉 ゲート絶縁膜上に、不純物をドープしない多結晶シリコ
ン膜、高融点金属シリサイド膜を順次堆積し、パターニ
ングを行うことによって所定のゲート電極パターンを得
る。その後、全面に不純物注入を行なった後、熱処理を
行なうことにより、ソース・ドレイン領域を形成すると
共に、高融点金属シリナイド膜から多結晶シリコン膜へ
不純物を拡散させる。

く作　用〉 上記工程を採用することにより、ゲート絶縁膜への不純
物侵入が抑えられるので、ゲート絶縁膜の耐圧低下を防
止することができる。

〈実施例〉 以下、実施例に基づいて本発明の詳細な説明する０ 第１図（ａ）乃至（ｅ）は本発明の一実施例の工程図で
ある。

（ａ）　　Ｐ型（＋００）シリコン基板１１の表面上に
フィールド酸化膜°１２（素子分離領域）及びゲート酸
化膜１８（素子領域）を形成する。

（ｂ）　　多結晶シリコンを４０〜２５０ｎｍ堆積し、
多結晶シリコン膜（多結晶Ｓｉ膜）１４を形成する。

（ｃ）　　タングステンシリサイド（ＷＳｉ２）をＬＰ
ＧＶＤにより２５０ｎｍ堆積し、タングステンシリサイ
ド膜（ＷＳｉ２膜）１５を形成する。

（ｄ）７オトリソ及びエツチング技術を用いてポリサイ
ドゲート電極パターン１６を形成した後、ＷＳｉ２膜１
５及びソース・ドレイン領域へのＮ型不純物イオン注入
を行なう。Ｎ型不純物としては、リンツ）、と素（Ａｓ
　）等がある。

（ｅ）　　高温アニールを行ない、ソース・ドレイン領
域（Ｎ＋型不純物領域）１７及び熱酸化膜１８を形成す
ると同時に、ポリサイドゲートの多結晶Ｓｉ膜１４へＷ
Ｓｉ２膜１５から不純物を拡散させる。その後、層間絶
縁膜１９をＣＶＤ法で堆積後、コンタクトホールを設け
、ＡＬ電極２０を形成する。

以上、第１図（ａ）〜（ｅ）の工程にて、ｗｓｉｚ／多
結晶Ｓｉのポリサイトゲ−）　ＭＯＳＦＥＴが完成する
。

第４図に、第１図に示す方法で製造したポリサイトゲ−
）　ＭＯＳＦＥＴに於けるゲート絶縁膜破壊耐圧と多結
晶Ｓｉ膜厚との関係を示す。図に示すように、多結晶Ｓ
ｉ膜厚が４０ｎｍまで良好な特性を示している。したが
って、本発明によれば、多結晶Ｓｉ膜を薄くすることが
可能となるものである。

上記実施例に於いては、電極材料としてタングステンシ
リサイド（ＷＳｉ２）を選んだが、高融点金属シリサイ
ドとしては、他に、モリブデン（Ｍｏ）。

タンタル（Ｔａ）、チタン（Ｔｉ）等のシリサイドがあ
り、これらと多結晶Ｓｉとの組合せでも同様な結果が得
られるものである。

また、上記実施例はＮ−ａｈ　ＭＯＳＦＥＴの製造方法
に於いて本発明を実施したものであるが、本発明は、Ｐ
−ｃｈ　ＭＯＳＦＥＴ、更には、他の絶縁ゲート型半導
体装置の製造方法に於いても同様に実施することができ
るものであることは言うまでもない。

〈発明の効果〉 以上詳細に説明したように、本発明によれば、ゲート絶
縁膜の耐圧低下を防止でき、ゲート絶縁膜をより薄くす
ることができるものである。また、これにより微細加工
に於ける加工性の向上をはかることができるものである
。さらに、従来の熱拡散工程を不要とすることができる
ので、プロセスの簡略化を達成できるものである。

【図面の簡単な説明】

第１図（ａ）乃至（ｅ）は本発明の一実施例の工゛程図
、第２図（ａ）乃至（ｅ）は従来の製造方法の工程図、
第３図は第２図の工程で作成したポリサイドゲートの絶
縁膜破壊耐圧と多結晶Ｓｉ膜厚との関係を示す図、第４
図は第１図の工程で作成したポリサイドゲートの絶縁膜
破壊耐圧と多結晶Ｓｉ膜厚との関係を示す図である。 符号の説明 １：Ｐ型シリコン基板、２：フィールド酸化膜、３：ゲ
ート酸化膜、４：多結晶シリコン膜、５：タングステン
シリサイド膜、６：ポリサイドゲート電極、７：ソース
・ドレイン領域（Ｎ＋型不純物領域）、８：熱酸化膜、
９：層間絶縁膜、ｌＯ：Ａｎ電極、１１：Ｐ型シリコン
基板、１２：フィールド酸化膜、１３：ゲート酸化膜、
１４：多結晶シリコン膜、１５：タングステンシリサイ
ド膜、１６：ポリサイドゲート電極パターン、１７：ソ
ース・ドレイン領域（Ｎ＋型不純物領域）、１８：熱酸
化膜、菖９：層間絶縁膜、２０：Ａｉ、電極。 代理人　弁理士　福　士　愛　彦（他２名）＋　壷　↓
　（↓　↓　↓°壷　↓　＋　番０　　　　０．１　　
　　０．２　　　　０．３　　　０．４ρν嘴−’Ａ＆
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り一トの結球Ｂ券ねシー１ｖシＥと、０；７季占昌Ｖ７
序−廖ｔの贋Ｈト討ｒ１図第４図 手続補正書 ！、事件の表示 待顆昭６０−８４２３９ ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係　　　特許出願人 曹彎啼舟 住　所　心５４５大阪市阿倍野区長池町２２番２２号４
、代　理　人 住　所　８５４５大阪市阿倍野区長池町２２番２２号・
明細書の＠８頁第７行の「ゲート絶縁」を［多結晶シリ
コンＪと訂正します。 以　　上

Claims (1)

1. 【特許請求の範囲】 １、ゲート電極として高融点金属シリサイド膜と不純物
   がドープされた多結晶シリコン膜の積層膜を設けて成る
   半導体装置の製造方法に於いて、以下のａ）乃至ｃ）の
   工程を有することを特徴とする半導体装置の製造方法。 ａ）半導体基板の素子領域に絶縁膜を形成し、その後、
   不純物をドープしない多結晶シリコン膜、高融点金属シ
   リサイド膜を順次堆積する工程。 ｂ）上記高融点金属シリサイド膜、多結晶シリコン膜を
   パターニングし、ゲート電極パターンを形成する工程。 ｃ）全面に不純物注入を行なった後、熱処理を行うこと
   により、ソース・ドレイン領域を形成すると共に、高融
   点金属シリサイド膜から多結晶シリコン膜へ不純物を拡
   散させる工程。