JPH05342014A - データ処理制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 オペランドアクセスシーケンサにおいてＰＬ
Ａのフィールドの使用を最小限にするとともに割り込み
の起こり得ないエントリに対しその制御を削除し、可能
性のある割り込みのみに限定した後割り込みによる切り
換え制御を行う。 【構成】 割り込み許可を示す１ビットのフィールド２
７を備え、また、エントリアドレス内の１ビットは割り
込み可能を示すエントリのビット情報２６を兼ねる。割
り込み条件の判断や割り込み先のアドレスの決定はハー
ドウエアにより行い、割り込み許可を示す１ビットのフ
ィールド２７がオンのときのみ割り込みを許可する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば、オペランド
アクセス段階をパイプライン制御の１ステージとして制
御するマイクロプロセッサのオペランドアクセス制御手
順に関する。

【０００２】

【従来の技術】図７は、オペランドアクセスシーケンサ
に対する入出力を示した例である。図において、１はオ
ペランドアクセスシーケンサに入力するリクエスト、２
はＰｒｏｇｒａｍ Ｌｏｇｉｃ Ａｒｒａｙ（以下ＰＬ
Ａと略す）を用いた従来のオペランドアクセスシーケン
サ、３はオペランドアクセスシーケンサ２から出力され
る実行内容である。

【０００３】図８は、従来のオペランドアクセスシーケ
ンサをＰＬＡを用いて実現したときのＰＬＡビットフィ
ールド例を示す。図において、４はエントリアドレスの
上位５ビット、５はエントリアドレスの下位３ビット、
６はシーケンサの終了条件成立時にシーケンサを終了状
態にするシーケンスフィールド、７はフェッチやストア
などのアクセスの内容を指示するアクセスフィールド、
８はアドレス変換時、変換索引緩衝機構（Ｔｒａｎｓｌ
ａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ：以下
ＴＬＢという）アクセス時、キャッシュアクセス時にペ
ージクロスが発生した場合の後半のページアドレスの演
算を指示するオペランドアドレス演算フィールド、９は
キャッシュや外部メモリからデータをアクセスすること
を指示するデータフィールド、１０は割り込み条件を示
す割り込み条件フィールド、１１は割り込み条件が成立
した時の飛び先エントリアドレスの上位５ビットを示す
割り込み先フィールドである。

【０００４】図９は、本例によるオペランドアクセスシ
ーケンサに関わる周辺のハードウェア構成を簡略的に示
したものである。１２は主記憶、１３はアドレス変換お
よびＴＬＢ、１４はラインバッファ、１５はキャッシ
ュ、１６はオペランドアドレスを生成する回路、１７は
仮想オペランドアドレス、１８はラインバッファのタグ
アドレスと比較する論理オペランドアドレス、１９はキ
ャッシュのタグアドレスと比較する論理オペランドアド
レス、２０〜２１はオペランドデータの流れを示す。

【０００５】図１０は、図９で示したハードウェア構成
に基づき、図８で示したＰＬＡのフィールド内容に従っ
て動作する一例であり実行されるステップのみを抽出
し、状態遷移として示したものである。２２はフェッチ
のエントリ、２３はキャッシュがページクロスした時の
エントリ、２４は前半のページが後続の命令アクセスに
よってラインバッファヒットした時のエントリ、２５は
後半のページが後続の命令アクセスによってラインバッ
ファヒットした時のエントリである。

【０００６】次にオペランドアクセスシーケンサの動作
を説明するに当たりその周辺動作について記述する。図
９において、命令のオペランドアドレスは、オペランド
アドレス生成回路１６によって仮想アドレス１７として
生成され、そのアドレスは、アドレス変換およびＴＬＢ
１３によって論理アドレスに変換される。論理アドレス
は、ラインバッファ１４内のタグアドレスと比較１８を
行い、一致するとラインバッファヒットとなる。また論
理アドレスは、キャッシュ１５内のタグアドレスと比較
１９を行い、一致するとキャッシュヒットとなる。キャ
ッシュミス時には主記憶１２よりオペランドデータの転
送２０がラインバッファに対して行われ、ラインバッフ
ァ登録後ラインバッファからキャッシュにデータの転送
２１が行われる。ラインバッファヒット時には必ずライ
ンバッファからキャッシュへのデータ転送中でありデー
タ転送完了を待ってあらためてラインバッファとキャッ
シュをアクセスする。

【０００７】次に動作の一例について説明する。図７お
よび図８においてオペランドアクセスシーケンサ２はリ
クエスト１の入力により動作を開始する。オペランドア
クセスシーケンサはリクエストを受け付けるとそのリク
エストに応じたＰＬＡのエントリアドレスの上位５ビッ
ト４を生成し、そのアドレスに下位３ビット５を付加し
た８ビットのエントリアドレスによってＰＬＡのフィー
ルド内容６〜９に従って実行する。そのエントリ実行後
ページクロス、ラインバッファヒット等のエントリアド
レスの割り込み条件が成立すると割り込み先フィールド
１１の飛び先番地に従い、エントリアドレス４を切り換
えて次の実行に移る。また、割り込み条件が不成立でし
かも終了条件が成立しないときはエントリアドレスは１
インクリメントされて次の実行に移る。

【０００８】以下実行手順の一例として図１０を用いて
説明する。オペランドアクセスシーケンサが受け付けた
リクエストがフェッチでありかつキャッシュのページク
ロスの時、ＰＬＡのエントリアドレスはまずフェッチの
エントリ２２を示す。このエントリの第一ステップには
キャッシュのページクロス時（割り込み条件成立時）に
キャッシュのページクロスフェッチのエントリ２３にエ
ントリアドレスを移す指定が割り込み条件フィールド１
０および割り込み先フィールド１１によってされている
ので、第一ステップ終了後キャッシュのページクロスフ
ェッチのエントリ２３に実行が移る。そして、後続の命
令のリクエストがラインバッファヒットとすると、この
エントリ２３の第二ステップでその割り込み条件が成立
し、ラインバッファヒットのエントリ２４にエントリア
ドレスを移す指定が割り込み条件フィールド１０および
割り込み先フィールド１１によってさかれているので、
ラインバッファヒットのエントリ２４に実行が移る。さ
らに、このエントリ２４の第二ステップでは割り込み条
件が成立したときにエントリを移す指定がされている
が、ここでその条件が成立しなかったものとすれば、エ
ントリ２４の第二ステップからエントリ２５には実行が
移らず、エントリ２４の第三ステップを実行することに
なる。

【０００９】

【発明が解決しようとする課題】上記に示したような従
来の構成および制御手順では、割り込みエントリのアド
レスは割り込み先フィールド１１により指定されるの
で、割り込みによる飛び先番地は、全てのエントリの先
頭アドレスを示すことが可能である。しかし、オペラン
ドアクセスシーケンサの割り込みによる飛び先番地は、
通常数種類に限られており、また割り込みが生じるエン
トリのステップも限られている。言い換えると、全ての
エントリの先頭アドレスを示せたり、全てのステップに
対して割り込みが生じるように生成されたフィールド構
成や、論理構成は必ずしも必要としない。たとえば、図
８において、ステップＡ〜Ｉは割り込みが生じる可能性
があるステップであるが、その他のステップは割り込み
条件フィールド１０と割り込み先フィールド１１のすべ
てのビットがゼロになっており使用していない無駄な領
域である。

【００１０】この発明は、このような問題を解決するた
めになされたもので、ＰＬＡのフィールドの使用を効率
よくするとともに割り込みの起こり得ないエントリに対
しその制御を削除するとともに、可能性のある割り込み
を限定した制御を行うデータ処理制御方式を得ることを
目的とする。

【００１１】

【課題を解決するための手段】第１の発明によるデータ
処理制御方式は、たとえば、従来のＰＬＡの割り込み条
件フィールド及び割り込み先フィールドのかわりに、割
り込み許可を示す１ビットのフィールドを備えるように
したものであり、以下の要素を有するものである。
（ａ）データを処理するために実行される複数のステッ
プ、（ｂ）上記ステップに対応して設けられ、各ステッ
プから他のステップへの分岐の可否を示す許可ビット、
（ｃ）上記許可ビットに基づいて、ステップの分岐を制
御する制御手段。

【００１２】第２の発明によるデータ処理制御方式は、
たとえば、エントリアドレスの１ビットをそのエントリ
への割り込み可否を示すエントリのビット情報と兼ねる
ようにしたものであり、データを処理するために実行さ
れる複数のステップを備えたデータ処理制御方式におい
て、そのステップが存在するアドレスの少なくとも１ビ
ットをそのステップが他のステップから分岐可能である
かを示す分岐可能ビットとして用いることを特徴とす
る。

【００１３】

【作用】第１の発明においては、割り込みの切り換え専
用に設けたビットが、従来が割り込み条件フィールド及
び割り込み先フィールドの両方であるのに対して、許可
ビットの１ビットのみである。したがって、無駄な領域
を最小限におさえることができる。従来の割り込み条件
フィールド及び割り込み先フィールドを用いた割り込み
の判断は、本発明ではハードウェア等の制御手段で行な
い、許可ビットがたっている場合にこのハードウェア等
の制御手段で判断された割り込みを許可するようにす
る。

【００１４】また、第２の発明においては、アドレスの
所定のビットを分岐可能ビットとし、その分岐可能ビッ
トがたっているアドレスを割り込みによって分岐する先
のアドレスとしたので、割り込みにより分岐してくるエ
ントリをあらかじめ限定でき、割り込み先のエントリ生
成に必要な回路の論理量を削減できる。

【００１５】

【実施例】

実施例１．図１は、本発明の一実施例によるオペランド
アクセスシーケンサをＰＬＡを用いて実現したときのＰ
ＬＡビットフィールド例を示す。図において、４〜９は
上記で示した従来例と同一である。２６はエントリアド
レスの最上位ビットを示すとともに割り込みエントリ許
可時にそのステップが他のステップから割り込まれるこ
とが可能であることを示す割り込み可能ビット（１＝可
能，０＝不可）を示す。２７はそのエントリが他のエン
トリへ割り込みを発生してよいかというエントリの切り
換え許可を示す割り込み許可ビット（１＝許可，０＝不
可）を示す。

【００１６】また、従来例で示した割り込み条件フィー
ルドおよび割り込み先フィールドに該当する処理はこの
実施例ではハードウェアによって行うものと仮定する。
したがって、従来例で示した割り込み条件フィールドお
よび割り込み先フィールは、図１には存在していない。
また、本実施例による入出力は、上記従来例で示した図
７と同一とし、オペランドアクセスシーケンサの周辺の
構成は、上記従来例で示した図１０と同一とする。

【００１７】オペランドアクセスシーケンサに従来例と
同様のリクエストがあったものとしてその手順を図２を
用いて説明する。

【００１８】シーケンサが受け付けたリクエストがフェ
ッチでありかつキャッシュのページクロスの時、ＰＬＡ
のエントリアドレスはまずフェッチのエントリ２８を示
す。このエントリ２８の第一ステップは割り込み許可ビ
ット２７が示すように割り込み条件成立時に割り込み可
能である。しかし全てのエントリからの割り込みが可能
なわけではなく、割り込みを許可するエントリは割り込
み可能ビット２６により示されるエントリに限定されて
いる。

【００１９】即ち、図１においてＸの部分で示されるエ
ントリは割り込み可能ビット２６が０であるので、この
部分は、はじめに入るエントリアドレスになり得る部分
である。別な言葉で言い換えれば、割り込みにより分岐
してくるアドレスでは無いことを示している。同様に、
図１のＹの部分で示される部分は割り込み可能ビット２
６が１であるので、割り込みにより分岐してくる可能性
のあるアドレスを示している。別な言葉で言い換えれ
ば、はじめに実行されるエントリではない部分を示して
いるものである。

【００２０】キャッシュのページクロスのエントリ２９
は割り込みが可能なエントリであるので、キャッシュの
ページクロスが起きるとエントリ２８の第一ステップ終
後、キャッシュのページクロスフェッチのエントリ２９
に実行が移る。そして、後続の命令のリクエストがライ
ンバッファヒットすると、このエントリ２９の第二ステ
ップでの割り込み許可ビットおよびラインバッファヒッ
トの割り込み可能ビットにより第二ステップ終了後、ラ
インバッファヒットのエントリ３０に実行が移る。さら
に、このエントリ３０の第二ステップでは割り込み許可
ビットにより、割り込み可能ビット２６で示すエントリ
への割り込みを発生できるが、ここでは割り込み条件が
成立しなかったものとすると、エントリ３１には移ら
ず、エントリ３０の第三ステップを実行する。

【００２１】図３は、ＰＬＡ出力（フィールドの各ビッ
ト）による出力がＰＬＡＤＡＡ０：２１）がこの後計算
機の制御に関し、どのような意味を持つかという各ビッ
ト毎の意味を示す図である。（０：２１）は図１に示し
たシーケンスフィールド６〜割り込み許可ビット２７ま
での２２ビットのデータを伝える信号線を示してる。図
１に示すように、ＰＬＡの各ビットのうち２２ビット目
（すなわちビット１）は割り込み許可ビット２７を示し
ており、図３において、この２２ビット目はＯＳＩＮＴ
ＥＮ２２Ｐとなっており、これが、ＰＬＡから出力され
る割り込み許可ビット２７により生成された信号であ
る。なお、ＰＨ１Ｈ、ＰＨ２Ｈは２相クロックのそれぞ
れのクロックを示し、ＰＨ１Ｌ、ＰＨ２Ｌはその反転信
号である。

【００２２】次に、図４は、はじめに入るときのエント
リおよび割り込みが起きたときのエントリを生成するエ
ントリ生成回路の一例を示す図である。図において、Ａ
は、ページクロス、ブロッククロス等のバウンダリクロ
スを示す信号群、Ｂは、現在実行しているリクエスト
（フェッチなのかストアなのかといったリクエスト）の
種類を示す信号群、Ｃは、キャッシュヒット／ミスなど
キャッシュの状態を示す信号群、Ｄは、パイプラインの
どのステージからかのリクエストかを示す信号群、Ｅ
は、フェッチ、ストアなどの具体的なリクエストを示す
信号群である。

【００２３】また、ＦＳＴＥＴＹ（１：４）ははじめに
入るエントリアドレスを示す信号群であり、（１：４）
はアドレス信号線のうち１，２，３，４を示している。
ＩＮＴＥＴＹ（１：４）は割り込みによって入るジャン
プアドレスを示す信号群であり、（１：４）はアドレス
信号線のうち１，２，３，４を示している。オペランド
アクセスシーケンサ２はリクエスト１の入力により動作
を開示するが、図４に示したハードウェアはＡ，Ｂ，
Ｃ，Ｄ，Ｅの信号群によって示された条件を計算し、次
のステップに進む前までにそれらの信号をすべて決定す
る。

【００２４】従来例で示した割り込み条件フィールド及
び割り込み先フィールドがＰＬＡから出力されるのを待
って、割り込みが発生するかしないかを判断する場合に
は、ＰＬＡからの読み出し時間とその判断時間の両方を
必要とするが、この実施例においては、割り込み条件フ
ィールドおよび割り込み先フィールドに該当する処理
は、図４にその一例を示したようにハードウェアによっ
て行うことが出来る。従ってＰＬＡから割り込み条件フ
ィールドおよび割り込み先フィールドを読み出すという
動作をする必要がなくなり、割り込み許可ビット２７を
持つステップが実行されて、その割り込み許可ビットが
ＯＳＩＮＴＥＮ２２Ｐとしてセットされる前に、あるい
は少なくともＯＳＩＮＴＥＮ２２Ｐとしてセットされる
と同時に、次に実行すべきアドレスが計算されているこ
とになる。したがって、この実施例によれば従来に比べ
て高速な動作が可能となる。

【００２５】まず、はじめに入力されるエントリアドレ
スはＦＳＴＥＴＹ（１：４）より出力される。このＦＳ
ＴＥＴＹ（１：４）はパイプラインのどのステージから
のリクエストかを示す信号群Ｄと、フェッチ、ストアな
どの具体的なリクエストを示す信号群Ｅとを入力として
生成される。また、ＩＮＴＥＴＹ（１：４）は、ページ
クロス、ブロッククロス等のバウンダリクロスを示す信
号群Ａと現在実行しているリクエスト（フェッチなのか
ストアなのかといったリクエスト）の種類を示す信号群
Ｂと、キャッシュヒット／ミスなどキャッシュの状態を
示す信号群Ｃの条件によって割り込み（ジャンプ）をす
るときのためのジャンプアドレスとして生成される。

【００２６】次に、図５は、（１）はじめに入るエント
リ、（２）割り込みによってジャンプするエントリ、
（３）割り込みが起らず次のステップを実行するために
アドレスを１インクリメントして求めたエントリのう
ち、どのエントリを実際に実行するかを決定する回路で
ある。図において、Ｆは、はじめに入るエントリを選択
することを指示する信号、Ｇは、はじめに入るエントリ
又はインクリメントされたエントリを選択することを指
示する信号、Ｈは、アドレスのインクリメントを制御す
る信号、ＯＳＩＮＴＥＮ２２Ｐは、図３で説明した割り
込み許可ビット２７に基づいて生成された割り込みエン
トリを選択することを指示する（許可する）信号、ＰＬ
ＡＡＤＲ（０：７）は、上記（１）はじめに入るエント
リ、（２）割り込みによってジャンプするエントリ、
（３）割り込みが起らず次のステップを実行するために
アドレスを１インクリメントして求めたエントリのうち
実際に実行するエントリのアドレスを示す信号である。

【００２７】次に動作を説明する。既述の通り、信号群
Ｄ，Ｅにより生成されたＦＳＴＥＴＹ（１：４）がはじ
めに行うエントリアドレスである。ここでビット０は割
り込み可能ビットとして用いられているためはじめのエ
ントリなら必ず０であるはずであり、また、入るアドレ
スの下位３ビットは必ず０であるので、求めるビットは
（１：４）でよいことになる。次に信号群Ａ，Ｂ，Ｃの
条件が決定しだいＩＮＴＥＴＹ（１：４）が求まる。こ
のＩＮＴＥＴＹ（１：４）は割り込み時のアドレスを示
す。上記と同じ考え方で割り込むアドレスのビット０は
必ず１、下位３ビットは必ず０なのでここでも求めるア
ドレスは（１：４）でよいことになる。このように、は
じめに実行されるエントリアドレスのビット０が０に決
まっており、割り込みで実行される割り込みアドレスの
ビット０が１に決まっているためにビット０に対するハ
ードウェアの構成を考える必要が無くなりエントリ生成
に関わる論理量を削減することが可能になる。

【００２８】また、はじめのエントリアドレスに１を加
算したアドレスも生成しておく。これで、はじめに入っ
たエントリの次にどのエントリを行なうことになっても
アドレスは既に計算されていることになる。そして図５
により、次にどのアドレスを実行するかが決定される。
つまり、ＦＳＴＥＴＹ（１：４）ははじめに入るアドレ
ス用のバスであり、ＩＮＴＥＴＹ（１：４）は割り込み
が起きたときのジャンプアドレス用のバスであり、その
後の第２ステップ以降のアドレスはＰＬＡＡＤＲ（０：
７）に入る。そして、ＩＮＴＥＴＹ（１：４）が次に実
行されるべきアドレスとして実行されるためには、ＯＳ
ＩＮＴＥＮ２２Ｐ（割り込み許可ビット）がＯＮになっ
ていることが必要である。

【００２９】以上のように、この実施例は、ページアド
レス方式による動的アドレス変換と、ＴＬＢと、データ
キャッシュと、データキャッシュへのデータ転送時に一
時的にそのデータを保持するラインバッファを有しキャ
ッシュの並列アクセスが可能な多段パイプライン処理に
よるマイクロプロセッサのオペランドアクセスシーケン
サにおいて、エントリの切り換え許可を示す割り込み許
可ビットを備え、またエントリアドレス内の１ビットを
割り込みエントリ許可時にそのステップが割り込むこと
が可能であることを示す割り込み可能ビットと兼ねるこ
とにより上記アドレス変換、ＴＬＢ、キャッシュ、ライ
ンバッファのアクセスの状態遷移を制御することを特徴
とし、オペランドアクセスシーケンサのエントリアドレ
スにおいて、割り込みによるエントリアドレスをあらか
じめ限定することを特徴とする。

【００３０】以上のように、この実施例によれば、割り
込みの切り換え制御に１フィールドのみ使用し、しかも
そのフィールドは１ビットで構成されているのでＰＬＡ
内のフィールドおよびビットの増加は１ビットに止めな
がらも、可能性のある割り込みに限定してエントリアド
レスを生成できるので、エントリ生成に関わる論理量を
削減できる。

【００３１】実施例２．上記実施例１においては、割り
込み許可ビットが１ビットである場合を示したが、１ビ
ットに限るものではなく複数のビットから構成されてい
る場合でも良い。

【００３２】実施例３．上記実施例１においては、従来
の割り込み条件フィールド及び割り込み先フィールドの
処理はハードウェアで行う場合を説明したが、これらの
条件判断をファームウェアやソフトウェアによって行っ
ても構わない。ファームウェアやソフトウェアで条件判
断を行う場合においても、ＰＬＡから出力されるデータ
の２１ビット目を割り込み許可ビットとして判定して用
いることにより実施例１と同様の動作を行うこと事が可
能である。

【００３３】実施例４．上記実施例１においては割り込
み可能ビット２６がアドレスの最上位ビットと兼用され
ている場合を示したが、１ビットのみを割り込み可能ビ
ットとする場合でなく、図６（ａ）に示すように上位２
ビットを割り込み可能ビット２６として用いても構わな
い。図６（ａ）においては上位２ビットが００の場合に
はじめに実行されるエントリのアドレスとし、上位２ビ
ットが０１、又は１０、又は１１の場合に割り込みによ
り実行されるエントリアドレスとしている場合を示して
いる。また図６（ｂ）に示すように、アドレスの第２ビ
ット目を割り込み可能ビット２６として用いる場合でも
構わない。例えば、図６（ｂ）に示すように第２ビット
目が０の場合には、はじめに実行されるエントリアドレ
スとし、第２ビット目が１の場合には、割り込みにより
実行されるエントリアドレスというように分けても構わ
ない。このように割り込みの可能性のあるアドレスと、
そうでないアドレスを分けることによりエントリ生成に
関わる論理量を削減することが可能である。

【００３４】実施例５．上記実施例１においては、ＰＬ
Ａを用いる場合を例にして説明したが、この発明はＰＬ
Ａを用いる場合に限らず、他のデバイスや装置を用いる
場合であっても適用することができる。

【００３５】

【発明の効果】以上のように第１の発明によればデバイ
スのフィールドの使用を無駄なく最小限にしたデータ処
理制御方式を得ることができる。

【００３６】また第２の発明によれば割り込みの可能性
のあるアドレスと、そうでないアドレスを分けることが
できるので、エントリ生成に関わる論理量を削減するこ
とが出来る。

【図面の簡単な説明】

【図１】本発明によるオペランドアクセスシーケンサを
ＰＬＡを用いて実現したときのＰＬＡビットフィールド
例を示す図である。

【図２】本発明に対し、図９で示したハードウェア構成
に基づき、図１で示したＰＬＡのフィールド内容に従っ
て動作する一例を実行されるステップのみを抽出し、状
態遷移として示した図である。

【図３】ＰＬＡ出力の各ビット毎の信号の意味を示す図
である。

【図４】はじめに入るときのエントリおよび、割り込み
が起きたときのエントリを生成するエントリ生成回路の
一例を示す図である。

【図５】次に実行すべきエントリを決定する回路を示す
図である。

【図６】この発明による割り込み可能ビットの他の実施
例を示す図である。

【図７】オペランドアクセスシーケンサに対する入出力
を示した例を示す図である。

【図８】従来のオペランドアクセスシーケンサをＰＬＡ
を用いて実現したときのＰＬＡビットフィールド例を示
す図である。

【図９】オペランドアクセスシーケンサに関わる周辺の
ハードウェア構成を簡略的に示した図である。

【図１０】従来例に対し、図９で示したハードウェア構
成に基づき、図８で示したＰＬＡのフィールド内容に従
って動作する一例を実行されるステップのみを抽出し、
状態遷移として示した図である。

【符号の説明】

１ オペランドアクセスシーケンサに入力するリクエス
ト ２ ＰＬＡを用いた従来のオペランドアクセスシーケン
サ ３ オペランドアクセスシーケンサから出力される実行
内容 ４ エントリアドレスの上位５ビット ５ エントリアドレスの下位３ビット ６ シーケンスフィールド ７ アクセスフィールド ８ オペランドアドレス演算フィールド ９ データフィールド １０ 割り込み条件フィールド １１ 割り込み先フィールド １２ 主記憶 １３ アドレス変換およびＴＬＢ １４ ラインバッファ １５ キャッシュ １６ オペランドアドレス生成する回路 １７ 仮想オペランドアドレス １８ ラインバッファ比較アドレス １９ キャッシュ比較アドレス ２０〜２１ オペランドデータ ２２ フェッチエントリ ２３ キャッシュページクロスエントリ ２４ ラインバッファヒットエントリ ２５ 第二ページラインバッファヒットエントリ ２６ 割り込み可能ビット ２７ 割り込み許可ビット ２８ フェッチエントリ ２９ キャッシュページクロスエントリ ３０ ラインバッファヒットエントリ ３１ 第二ページラインバッファヒットエントリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 以下の要素を有するデータ処理制御方式 （ａ）データを処理するために実行される複数のステッ
   プ、（ｂ）上記ステップに対応して設けられ、各ステッ
   プから他のステップへの分岐の可否を示す許可ビット、
   （ｃ）上記許可ビットに基づいて、ステップの分岐を制
   御する制御手段。
2. 【請求項２】 データを処理するために実行される複数
   のステップを備えたデータ処理制御方式において、ステ
   ップが存在するアドレスの少なくとも１ビットをそのス
   テップが他のステップから分岐可能であるかを示す分岐
   可能ビットとして用いることを特徴とするデータ処理制
   御方式。