JPS6125212B2 - - Google Patents
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- Publication number
- JPS6125212B2 JPS6125212B2 JP9766279A JP9766279A JPS6125212B2 JP S6125212 B2 JPS6125212 B2 JP S6125212B2 JP 9766279 A JP9766279 A JP 9766279A JP 9766279 A JP9766279 A JP 9766279A JP S6125212 B2 JPS6125212 B2 JP S6125212B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- gate
- layer
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に電
界効果トランジスタのサイズを小さくし得る半導
体装置の製造方法に関する。
界効果トランジスタのサイズを小さくし得る半導
体装置の製造方法に関する。
従来、半導体装置特に半導体集積回路ICの製
造において、構成素子を高集積化するための様々
な改良が続けられて来た。
造において、構成素子を高集積化するための様々
な改良が続けられて来た。
多結晶シリコンによるセルフアライメント技術
選択酸化技術はその目的に有効であり、広く用い
られている。
選択酸化技術はその目的に有効であり、広く用い
られている。
第１にはICの構成素子となるMOS型トランジ
スタの断面を示す。
スタの断面を示す。
１はＰ型Si基板、２はフイールド酸化膜、３は
ゲート酸化膜、４は多結晶シリコンゲード、５と
６は夫々ソース、ドレインのN+拡散層、７は
PSG膜、８と９は夫々ソース、ドレイン電極であ
る。
ゲート酸化膜、４は多結晶シリコンゲード、５と
６は夫々ソース、ドレインのN+拡散層、７は
PSG膜、８と９は夫々ソース、ドレイン電極であ
る。
高集積化した高密度実装のICを製造するため
には、単位トランジスタを小さく作る必要があ
る。寸法の限界は材料の加工精度やフオトエツチ
ングの位置合せ精度に依るため、従来の製造技術
を用いていたのでは大幅な微小化は困難である。
には、単位トランジスタを小さく作る必要があ
る。寸法の限界は材料の加工精度やフオトエツチ
ングの位置合せ精度に依るため、従来の製造技術
を用いていたのでは大幅な微小化は困難である。
他の方法として、製造工程あるいは素子構造そ
のものを変更することで微小化の可能性がある。
のものを変更することで微小化の可能性がある。
本発明はこの後者の新しい方法を提供するもの
である。
である。
第１図において、MSトランジスタの横方向の
寸法はほぼゲート４、ソース５、ドレイン６の長
さの和になる。
寸法はほぼゲート４、ソース５、ドレイン６の長
さの和になる。
このうちゲート４は短チヤンネルトランジスタ
においては１〜２μｍ程度にまで短縮できるの
で、寸法はむしろソース５、ドレイン６の長さ又
は面積によると考えてよい。ソース５、ドレイン
６がゲート４と同程度に短縮できない理由は、加
工精度以外に電極８，９と接触するコンタクトホ
ールの形成にある。コンタクトホールはソース
５、ドレイン６の中に形成されねばならなく、又
ソース５、ドレイン６とセルフアラインを行う有
効な手段がない。
においては１〜２μｍ程度にまで短縮できるの
で、寸法はむしろソース５、ドレイン６の長さ又
は面積によると考えてよい。ソース５、ドレイン
６がゲート４と同程度に短縮できない理由は、加
工精度以外に電極８，９と接触するコンタクトホ
ールの形成にある。コンタクトホールはソース
５、ドレイン６の中に形成されねばならなく、又
ソース５、ドレイン６とセルフアラインを行う有
効な手段がない。
本発明はコンタクトホールのセルフアラインを
可能にする、有効で簡単な手法を提供するもので
あり、さらに本発明は、多結晶シリコンゲートを
用いる他の工程への応用も可能である。
可能にする、有効で簡単な手法を提供するもので
あり、さらに本発明は、多結晶シリコンゲートを
用いる他の工程への応用も可能である。
以下、本発明の実施例によつて詳細に説明す
る。
る。
第２図において、１はＰ型シリコン基板、２は
フイールド酸化膜で約8000Åで、これの存在しな
い基板の表面を乾燥酸素中で1000℃、30分酸化す
ることにより400Åのゲート酸化膜３を生成す
る。
フイールド酸化膜で約8000Åで、これの存在しな
い基板の表面を乾燥酸素中で1000℃、30分酸化す
ることにより400Åのゲート酸化膜３を生成す
る。
次に純化したNH3中で900〜1300℃好ましく
は、1100℃で１時間熱処理することにより、ゲー
ト酸化膜３の表面を窒化せしめる。この処理によ
り、ゲート酸化膜３の表面には約30Åのシリコン
オキシナイトライド層１０が形成される。（第２
図Ａ） しかし、両者を加えた膜厚増加は初期の酸化膜
３に比べてわずかに５％程度である。これは
SiO2表面にて酸素原子が窒素原子と置換反応す
るためである。
は、1100℃で１時間熱処理することにより、ゲー
ト酸化膜３の表面を窒化せしめる。この処理によ
り、ゲート酸化膜３の表面には約30Åのシリコン
オキシナイトライド層１０が形成される。（第２
図Ａ） しかし、両者を加えた膜厚増加は初期の酸化膜
３に比べてわずかに５％程度である。これは
SiO2表面にて酸素原子が窒素原子と置換反応す
るためである。
次に多結晶シリコン１１をシリコンオキシナイ
トライド層１０の表面に形成する。（第２図Ｂ）
この層１１は例えば4000Åの膜厚である。この状
態にて、P+又はAS+等のイオンを注入することに
より、１５，１６に示したソース、ドレインN+
拡散領域を形成すると共に、ゲート１１への不純
物ドーピングを行なつてもよい。
トライド層１０の表面に形成する。（第２図Ｂ）
この層１１は例えば4000Åの膜厚である。この状
態にて、P+又はAS+等のイオンを注入することに
より、１５，１６に示したソース、ドレインN+
拡散領域を形成すると共に、ゲート１１への不純
物ドーピングを行なつてもよい。
こゝでは、ゲート１１は付着時に不純物のりん
をドープしたものを用いた。
をドープしたものを用いた。
次に、通常のシリコンの酸化条件で酸化を行
う。
う。
こゝでは1150℃の乾燥酸素中で、90分加熱し
た。第３図には、酸化時間と生成する酸化膜厚の
関係を示す。曲線１９はゲート１１の上及び端に
生成するSiO2の生成を表わす。90分では、約
3000Åの膜厚になる。しかし、ゲート１１の付着
していない領域は曲線２０に示すように、90分後
も約30Åの膜厚増加に留つている。第２図Ｃの１
３に示した領域はオキシナイトライドが再びほぼ
酸化膜に変換されている。
た。第３図には、酸化時間と生成する酸化膜厚の
関係を示す。曲線１９はゲート１１の上及び端に
生成するSiO2の生成を表わす。90分では、約
3000Åの膜厚になる。しかし、ゲート１１の付着
していない領域は曲線２０に示すように、90分後
も約30Åの膜厚増加に留つている。第２図Ｃの１
３に示した領域はオキシナイトライドが再びほぼ
酸化膜に変換されている。
膜１３にはわずかの窒化物も含まれている。第
２図Ｄ１２に示した酸化膜１２と１３の膜厚に
は、約８倍の膜厚比があり、しかもいずれも実質
的にはSiO2であることが本発明の最も重要な点
である。次に、ふつ酸を含む溶液中のエツチング
等の方法により、酸化膜１３を除去する。
２図Ｄ１２に示した酸化膜１２と１３の膜厚に
は、約８倍の膜厚比があり、しかもいずれも実質
的にはSiO2であることが本発明の最も重要な点
である。次に、ふつ酸を含む溶液中のエツチング
等の方法により、酸化膜１３を除去する。
エツチング後では酸化膜１２の膜厚低下は、酸
化膜１３の厚さ程度であるから酸化膜１２は約
2500Åが残留する。次にソース、ドレインの形成
のために、燐を拡散し、ソース、ドレイン１５，
１６を形成する。
化膜１３の厚さ程度であるから酸化膜１２は約
2500Åが残留する。次にソース、ドレインの形成
のために、燐を拡散し、ソース、ドレイン１５，
１６を形成する。
次にソース、ドレインの電極１７とと１８を
Al等により形成してMOSトランジスタの製造を
完了する。（第２図Ｅ） 第２図に示した工程では、通常の工程で見られ
るソース、ドレインのコンタクトホールの形成用
のパターニングが不要である。これは、ソース、
ドレインのN+層のセルフアライメントによつて
形成されるためであり、従つて、N+層は充分小
さくてよい。従来は、例えばN+層は６μｍ×６
μｍ必要としていたところ、本発明の実施におい
ては２μｍ×２μｍと極端に小さくできた。また
本発明はNH3中の熱処理工程に加えることによつ
て行つたが、用いるガスはNH3に限る必要はな
く、SiO2が窒素原子と反応する雰囲気であれば
良いので、N2H4や、放電したN2（プラズマ窒
化）も用いることができる。更にゲート１１は多
結晶シリコンとしたが、抵抗減少のため、
MoSi2、Pt2Si5等のシリサイドを用いるのも有効
である。
Al等により形成してMOSトランジスタの製造を
完了する。（第２図Ｅ） 第２図に示した工程では、通常の工程で見られ
るソース、ドレインのコンタクトホールの形成用
のパターニングが不要である。これは、ソース、
ドレインのN+層のセルフアライメントによつて
形成されるためであり、従つて、N+層は充分小
さくてよい。従来は、例えばN+層は６μｍ×６
μｍ必要としていたところ、本発明の実施におい
ては２μｍ×２μｍと極端に小さくできた。また
本発明はNH3中の熱処理工程に加えることによつ
て行つたが、用いるガスはNH3に限る必要はな
く、SiO2が窒素原子と反応する雰囲気であれば
良いので、N2H4や、放電したN2（プラズマ窒
化）も用いることができる。更にゲート１１は多
結晶シリコンとしたが、抵抗減少のため、
MoSi2、Pt2Si5等のシリサイドを用いるのも有効
である。
次に他の実施例を示す。第４図はダイナミツク
ランダムアクセスメモリーRAMへの実施例であ
る第４図Ａにおいて１，２，３，１０は第２図の
実施例と同じである。
ランダムアクセスメモリーRAMへの実施例であ
る第４図Ａにおいて１，２，３，１０は第２図の
実施例と同じである。
第４図Ｂにおいて、２１は不純物をドープした
多結晶シリコンである。第４図Ｃにおいて、上記
実施例と同じく1150℃の乾燥酸素中60分熱処理す
ることにより約2000ÅのSiO2の酸化膜２３を形
成する。表面区域２４には、オキシナイトライド
層がまだ完全に酸化されないで残つているが、
こゝではオキシナイトライド層を含めてトランジ
スタのゲート酸化膜とする。酸化膜２３，２４の
上に金属又は多結晶シリコンのゲート電極２５を
付着する（第４図Ｄ） 次にAs+のイオン注入で、150Kevで22×1015cm
-2注入を行い、900℃30分の熱処理でビツト線拡
散層２６の形成及びゲート２５へのドーピングを
完了する。（第４図Ｅ） 本実施例では第４図Ｃの工程において領域２４
の絶縁膜厚は第４図Ａにおける時とほぼ同じであ
る。そして、酸化膜２３へは酸化膜３の数倍以上
のSiO2を形成できる特徴がある。この特異な構
造が実現できたことにより、RAMの電荷を蓄積
する容量素子のゲート２１と、トランジスタのゲ
ート２５とは完全に厚いSiO2で分離されてい
る。従来は、トランジスタのゲート絶縁膜厚を決
める必要から酸化膜２３は厚さの制限があり、両
ゲート２１，２５の短絡等の故障により、RAM
の歩留りに制限があつた。
多結晶シリコンである。第４図Ｃにおいて、上記
実施例と同じく1150℃の乾燥酸素中60分熱処理す
ることにより約2000ÅのSiO2の酸化膜２３を形
成する。表面区域２４には、オキシナイトライド
層がまだ完全に酸化されないで残つているが、
こゝではオキシナイトライド層を含めてトランジ
スタのゲート酸化膜とする。酸化膜２３，２４の
上に金属又は多結晶シリコンのゲート電極２５を
付着する（第４図Ｄ） 次にAs+のイオン注入で、150Kevで22×1015cm
-2注入を行い、900℃30分の熱処理でビツト線拡
散層２６の形成及びゲート２５へのドーピングを
完了する。（第４図Ｅ） 本実施例では第４図Ｃの工程において領域２４
の絶縁膜厚は第４図Ａにおける時とほぼ同じであ
る。そして、酸化膜２３へは酸化膜３の数倍以上
のSiO2を形成できる特徴がある。この特異な構
造が実現できたことにより、RAMの電荷を蓄積
する容量素子のゲート２１と、トランジスタのゲ
ート２５とは完全に厚いSiO2で分離されてい
る。従来は、トランジスタのゲート絶縁膜厚を決
める必要から酸化膜２３は厚さの制限があり、両
ゲート２１，２５の短絡等の故障により、RAM
の歩留りに制限があつた。
本発明の実施によりこの不良を除去することが
可能になつた。第４図の実施例は、基本的に電荷
結合装置と同じ工程でありそれら類似の工程に本
発明を実施でき、得られる効果は多大である。
可能になつた。第４図の実施例は、基本的に電荷
結合装置と同じ工程でありそれら類似の工程に本
発明を実施でき、得られる効果は多大である。
第１図は、従来のMOSトランジスタの断面
図、第２図は、本発明の実施によるMOSトラン
ジスタの製造工程を示す断面図、第３図は、本発
明の実施を説明する酸化のデータを表わす図、第
４図は、ダイナミツクRAMの本発明の実施例
で、その製造過程を示す断面図である。 図中、１はＰ型基板、２はフイールド酸化膜、
３は熱酸化膜、１０は酸化膜を熱窒化したシリコ
ンオキシナイトライド、１１はゲート、１２は酸
化膜、１５と１６は各々ソース、ドレイン、１７
と１８は各々ソース電極、ドレイン電極、２１は
容量用ゲート、２３は酸化膜、２５はトランジス
タのゲート、２６はビツト線拡散層である。
図、第２図は、本発明の実施によるMOSトラン
ジスタの製造工程を示す断面図、第３図は、本発
明の実施を説明する酸化のデータを表わす図、第
４図は、ダイナミツクRAMの本発明の実施例
で、その製造過程を示す断面図である。 図中、１はＰ型基板、２はフイールド酸化膜、
３は熱酸化膜、１０は酸化膜を熱窒化したシリコ
ンオキシナイトライド、１１はゲート、１２は酸
化膜、１５と１６は各々ソース、ドレイン、１７
と１８は各々ソース電極、ドレイン電極、２１は
容量用ゲート、２３は酸化膜、２５はトランジス
タのゲート、２６はビツト線拡散層である。
Claims (1)
- １ 半導体基板上に被着したシリコン酸化膜の表
面層を窒化雰囲気にあつてシリコンオキシナイト
ライド層とし、この層の表面部分にシリコン又は
シリサイドよりなる被覆層を部分的に設け、該被
覆層で覆われない部分の該シリコンオキシナイト
ライド層を露出させた状態で酸化処理を施す工程
が含まれることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9766279A JPS5621334A (en) | 1979-07-31 | 1979-07-31 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9766279A JPS5621334A (en) | 1979-07-31 | 1979-07-31 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5621334A JPS5621334A (en) | 1981-02-27 |
| JPS6125212B2 true JPS6125212B2 (ja) | 1986-06-14 |
Family
ID=14198265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9766279A Granted JPS5621334A (en) | 1979-07-31 | 1979-07-31 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5621334A (ja) |
-
1979
- 1979-07-31 JP JP9766279A patent/JPS5621334A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5621334A (en) | 1981-02-27 |
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