JPS6127631A - 半導体装置 - Google Patents

半導体装置

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JPS6127631A
JPS6127631A JP14811284A JP14811284A JPS6127631A JP S6127631 A JPS6127631 A JP S6127631A JP 14811284 A JP14811284 A JP 14811284A JP 14811284 A JP14811284 A JP 14811284A JP S6127631 A JPS6127631 A JP S6127631A
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checking
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特に寸法チェック用パター
ンの形成された半導体装置に関する。
〔従来技術〕
半導体素子をウェハ上に形成する場合、一般には複数回
のエツチング工程がある。
エツチング工程では、フォトレジストパターンがマスク
として主に用いられ、そのパターンが被エツチング物に
転写される。
エツチングには等方性エツチングと異方性エツチングの
２つのモードがある。
等方性エツチングは、マスクのエツジ部よシ縦方向、横
方向′ともに等方的にエツチングが進行するため、いわ
ゆるサイドエツチングが生じ、パターンは台形状となる
。
一方、異方性エツチングでは、レジストパターン下にお
ける横方向へのエツチングはほとんど進まないため、初
期のレジストパターンが正確に転写される。従って、微
細女パターンを正確に形成する場合は異方性エツチング
が望ましいが、被工、チング物の下地の組成、状態等に
よっては、工、チングの選択比に差がないため異方性エ
ツチングを用いることのでき壜い場合が多くある。
等方性エツチングにより微細パターンを形成する場合、
エツチング量をチェックするために、素予形成領域外に
、第１図に示すようなフォトレジストの寸法チェック用
マスクパターン１（以下マスクパターンという）を形成
し用いる場合が多い。
例えば、被エツチング膜としてのポリシリコン膜を８．
０２膜上に全面に形成したのち、フォトレジストをｍ布
し、パターニングしてマスクバ／　−ン１を形成してお
く、このマスクパターン１を構成する複数のラインＡ、
Ｂ・・・、Ｆ（それぞれのライン幅をａ、ｂ、・・・、
ｆとする）はその幅を、例えば０．５μｍずつ異なるよ
うに形成されている。
このマスクパターン１を用いてポリシリコン膜を等方工
、チングした場合、エツチング後のポリシリコン膜は例
えば第２図に示したように、ラインＤ、Ｅ、Ｆがエツチ
ング除去された状態の寸法チェ、り用パターン２（以下
チェック用パターンという）が形成される。このような
チェ、り用パターン２が形成された場合は、素子形成領
域におけるポリシリコン膜のパターンはｄ／２　だけサ
イドエツチングされたことになる。従って、半導体装置
の種類、形成されるポリシリコン等のパターンの種類等
について、チェ、り用パターンのエツチングされるべき
ラインを定めておき、エツチング時にチェ、りすること
により、ポリシリコン等のパターンを精度よく形成する
ことが可能である。
しかしながら、従来のチェック用パターンを用いる場合
は１作業者は、エツチングの都度チェ。
り用パターンの規格衣を取シ出し、チェ、り用パターン
の指定されたライン（エツチング規格ライン）を確認し
なければならないため、比較的長いチェック時間を要す
るという欠点がある。特に多種類のエツチングパターン
を処理する場合、確認ミスが発生し、半導体装置の信頼
性を低下させるという恐れもある。
〔発明の目的〕
本発明の目的は、上記欠点を除去し、短時間に規格ライ
ンをチェ、りできる寸法チェ、り用パターンを有する半
導体装置を提供することにある。
〔発明の構成〕
本発明の半導体装置は、半導体基板上に形成された素子
形成領域と、該素子形成領域の外部に形。
成された寸法チェ、り用パターンとを有する半導体装置
であって、前記寸法チェック用パターンは幅の異なる複
数本のラインと、エツチング規格ラインを指定する規格
認識用パターン（以下認識用パターンという）とから構
成されているものである。
〔実施例の説明〕
次に１本発明を実施例を用い、図面を参照して説明する
。
第３図は本発明の一実施例に用いられるチェック用パタ
ーンである。
第３図におけるチェ、り用パターン１０は、複数の幅の
異なるライン（Ａ−Ｄ）と、エツチング量を規定するた
めの規格ラインを指定する認識用パターン１２ａとから
構成されている。このチェ。
り用パターンは、第４図に示すマスクパターン１１によ
シ形成される。
第４図に示すマスクパターン１１は、認識用パターン１
２を有する以外は第１図と同一で６６、複数のラインＡ
、Ｂ、・・・、Ｆ（ライン幅はそれぞれａ、ｂ、・・・
、ｆ）を有している。
このマスクパターン１１を用いて、例えば、ＳｉＯ□膜
上のポリシリコン膜をエツチングした場合、第３図に示
したチェック用パターン１０が形成される。この場合、
認識用パターン１２ａが指定しているラインＥまでがエ
ツチングされてなくなっておシ、指定通りのエツチング
がなされたことが一目で判定できる。
第５図は本発明の他の実施例に用いられるチェック用パ
ターンである。
第５図に示したチェック用パターン２０ａ複数のライン
（Ａ、Ｂ、Ｃ）と、二つの認識用パターン１２ａ、２２
ａとから構成されている。このチェック用パターン２０
は第６図に示すマスクパターン２１によＪ）８１０２膜
上のポリシリコン膜やＡＪ膜等をエツチングする際に形
成される。
第６図に示すマスクパターン２１は、二つの認識用パタ
ーン１２．２２を除き第４図と同一である。
第１の認識用パターン１２をエツチング量の下限を規定
するラインの指定に、そして第２の認識用パターン２２
を上限を規定するラインの指定に用いた場合、第５図に
示すように形成されたチェック用パターン２０からは、
エツチングは規定通り表されたことが直ちにわかる。
〔発明の効果〕
以上詳細に説明したように、本発明によれば、寸法チェ
、り用パターンにエツチング規格ラインを指定する規格
認識用パターンが形成されているために、工、チング量
の良否判定が直ちにでき作業能率が向上する。また、多
種類のパターンを工、チングした場合でもエツチング量
の規格を間違えることがなく、信頼性の高い半導体装置
を製造することができる。
【図面の簡単な説明】
第１図は従来の寸法チェ、り用パターンを形成するため
のマスクパターン、第２図は従来の半導体装置に用いら
れる寸法チェ、り用パターンの一例、第３図は本発明の
一実施例に用いられる寸法チェ、り用パターン、第４図
は第３図のパターンを形成するためのマスクパターン、
第５図は本発明の他の実施例に用いられる寸法チェ、り
用パターン、第６図は第５図のパターンを形成するため
のマスクパターンである。１，１１．２１・・・・・・
マスクパターｙ、２，１０．２０・・・・・・寸法チェ
ック用パターン、１２．１２ａ、２２，２２ａ・・・・
・・認識用パターン。 第１　ｙ 条３　図 第２　図 率４　＠

Claims (1)

    【特許請求の範囲】
  1. 　半導体基板上に形成された素子形成領域と、該素子形
    成領域の外部に形成された寸法チェック用パターンとを
    有する半導体装置において、前記寸法チェック用パター
    ンは幅の異なる複数本のラインと、エッチング規格ライ
    ンを指定する規格認識用パターンとからなることを特徴
    とする半導体装置。
JP59148112A 1984-07-17 1984-07-17 半導体装置 Expired - Fee Related JPH0669031B2 (ja)

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US07/942,184 US5005071A (en) 1984-07-17 1986-12-16 Semiconductor device

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