JPS6127787B2 - - Google Patents
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- JPS6127787B2 JPS6127787B2 JP2007982A JP2007982A JPS6127787B2 JP S6127787 B2 JPS6127787 B2 JP S6127787B2 JP 2007982 A JP2007982 A JP 2007982A JP 2007982 A JP2007982 A JP 2007982A JP S6127787 B2 JPS6127787 B2 JP S6127787B2
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- JP
- Japan
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- channel
- registration table
- identification information
- signal
- channels
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
発明の対称
本発明は複数の信号の中から１つの信号を選択
するための信号選択回路に関し、特に転送速度の
異なる複数の入出力チヤネル装置を制御するチヤ
ネル制御装置に好適な信号選択回路、いわゆるプ
ライオリテイ回路に関するものである。
するための信号選択回路に関し、特に転送速度の
異なる複数の入出力チヤネル装置を制御するチヤ
ネル制御装置に好適な信号選択回路、いわゆるプ
ライオリテイ回路に関するものである。
従来技術
限られた総転送速度の範囲内で、異なる転送速
度を有する複数の入出力チヤネル装置（以下、
「チヤネル」という）を制御するチヤネル制御装
置においては、従来、プライオリテイ回路とし
て、各チヤネルの転送速度に応じた時間間隔でサ
ービスを保障する固定プライオリテイ回路を用い
る方式が用いられて来た。
度を有する複数の入出力チヤネル装置（以下、
「チヤネル」という）を制御するチヤネル制御装
置においては、従来、プライオリテイ回路とし
て、各チヤネルの転送速度に応じた時間間隔でサ
ービスを保障する固定プライオリテイ回路を用い
る方式が用いられて来た。
しかしながら、上述の方式では各チヤネルの転
送速度が固定されてしまうという問題がある。こ
れを解決する１つの方法として、従来から用いら
れているチヤネル内部の物理的チヤネル番号と、
外部からみた論理的チヤネル番号との変換を行う
変換回路を併用した場合により、ハードウエア量
の増大およびシステム設定ないし保守における混
乱等を生ずるという問題があつた。
送速度が固定されてしまうという問題がある。こ
れを解決する１つの方法として、従来から用いら
れているチヤネル内部の物理的チヤネル番号と、
外部からみた論理的チヤネル番号との変換を行う
変換回路を併用した場合により、ハードウエア量
の増大およびシステム設定ないし保守における混
乱等を生ずるという問題があつた。
第１図は本発明の適用対象として好適なチヤネ
ル制御装置内のプライオリテイ回路の概要を示す
ブロツク図である。
ル制御装置内のプライオリテイ回路の概要を示す
ブロツク図である。
図において、チヤネル制御装置１０２は、複数
のチヤネル１０１p〜１０１oを時分割に制御する
ものであり、例えば、データバツフア１０４に対
する前記各チヤネルからのアクセス要求は、デー
タバツフア１０４のアクセスサイクルごとに、プ
ライオリテイ回路１０３でいずれか１台のチヤネ
ルが選択され、当該チヤネルがデータバツフア１
０４のアクセス権を得る如く動作する。
のチヤネル１０１p〜１０１oを時分割に制御する
ものであり、例えば、データバツフア１０４に対
する前記各チヤネルからのアクセス要求は、デー
タバツフア１０４のアクセスサイクルごとに、プ
ライオリテイ回路１０３でいずれか１台のチヤネ
ルが選択され、当該チヤネルがデータバツフア１
０４のアクセス権を得る如く動作する。
このように制御されたチヤネル制御装置におい
て、データバツフア１０４の総合データ転送速度
をＴ（MB／Ｓ，メガバイト／秒）とすると、例
えば、プライオリテイ回路１０３がｎ台のチヤネ
ルを均等にサービスする特性を持つている場合
は、個々のチヤネル１０１p〜１０１oのデータ転
送速度はＴ／ｎ（MB／Ｓ）となる。
て、データバツフア１０４の総合データ転送速度
をＴ（MB／Ｓ，メガバイト／秒）とすると、例
えば、プライオリテイ回路１０３がｎ台のチヤネ
ルを均等にサービスする特性を持つている場合
は、個々のチヤネル１０１p〜１０１oのデータ転
送速度はＴ／ｎ（MB／Ｓ）となる。
ところで、現実には、
(1) データ転送速度がチヤネルによつて異なる場
合 (2) 総合データ転送速度が最高速チヤネルのデー
タ転送速度のｎ（チヤネルの台数）倍に達しな
い場合 等もあり、このような場合に総合データ伝送速度
内で最大のデータ伝送を行う如く制御することが
必要となる。
合 (2) 総合データ転送速度が最高速チヤネルのデー
タ転送速度のｎ（チヤネルの台数）倍に達しな
い場合 等もあり、このような場合に総合データ伝送速度
内で最大のデータ伝送を行う如く制御することが
必要となる。
例えば、８台のチヤネルを制御するチヤネル制
御装置において、その総合データ転送速度が20
（MB／Ｃ）、かつ、接続されるチヤネルのデータ
転送速度が２（MB／Ｓ）と３（MB／Ｓ）の２
種類から成る場合、このチヤネル制御装置のデー
タ転送能力を最大限に引出すための、上記２種類
のチヤネルの組合わせ（以下、「チヤネル構成」
という）は第２図に示すようになる。
御装置において、その総合データ転送速度が20
（MB／Ｃ）、かつ、接続されるチヤネルのデータ
転送速度が２（MB／Ｓ）と３（MB／Ｓ）の２
種類から成る場合、このチヤネル制御装置のデー
タ転送能力を最大限に引出すための、上記２種類
のチヤネルの組合わせ（以下、「チヤネル構成」
という）は第２図に示すようになる。
そこで、第２図に示した如きチヤネル構成を実
現するためのプライオリテイ回路について、以下
説明する。第３図はその一例を示すもので、図に
おいて２０２はデータバツフアのアクセスサイク
ルごとに特定のチヤネルを選択するためのカウン
タ、２０３は該カウンタ２０２の値を更新するた
めのカウンタ更新回路、そして２０１は前記カウ
ンタ２０２の値に従つて、各チヤネルからのアク
セス要求信号（入力信号）８本の中から１本の信
号を選び出し、その値をコード化して３本の出力
信号を出力する選択回路である。
現するためのプライオリテイ回路について、以下
説明する。第３図はその一例を示すもので、図に
おいて２０２はデータバツフアのアクセスサイク
ルごとに特定のチヤネルを選択するためのカウン
タ、２０３は該カウンタ２０２の値を更新するた
めのカウンタ更新回路、そして２０１は前記カウ
ンタ２０２の値に従つて、各チヤネルからのアク
セス要求信号（入力信号）８本の中から１本の信
号を選び出し、その値をコード化して３本の出力
信号を出力する選択回路である。
カウンタ更新回路２０３に対しては、システム
構成を記憶している（図示されていない）ハード
ウエアから、チヤネル構成を識別するための制御
信号が入力されており、その制御信号の値によ
り、第４図に示す如く、カウンタ２０２の値を更
新する。
構成を記憶している（図示されていない）ハード
ウエアから、チヤネル構成を識別するための制御
信号が入力されており、その制御信号の値によ
り、第４図に示す如く、カウンタ２０２の値を更
新する。
カウンタ２０２を第４図に示す如く動作させ、
その下位３ビツトの値で該当するチヤネルを選択
すると、各チヤネルに割当てられるデータ転送速
度は第５図に示すようになる。
その下位３ビツトの値で該当するチヤネルを選択
すると、各チヤネルに割当てられるデータ転送速
度は第５図に示すようになる。
上述の如く制御することにより、要求される台
数のチヤネルを制御することが可能となるが、こ
のままでは、チヤネル番号が固定されてしまうと
いう問題がある。
数のチヤネルを制御することが可能となるが、こ
のままでは、チヤネル番号が固定されてしまうと
いう問題がある。
しかし、システム構成を変更した場合等、デー
タ転送速度の低いチヤネルより下位にデータ転送
速度の高いチヤネルが接続される場合もあり、こ
のような場合、チヤネルを接続変更することなし
に対処できることが望ましい。
タ転送速度の低いチヤネルより下位にデータ転送
速度の高いチヤネルが接続される場合もあり、こ
のような場合、チヤネルを接続変更することなし
に対処できることが望ましい。
発明の目的
本発明の目的は、従来のチヤネル制御装置にお
けるプライオリテイ回路の、上述の如き問題を解
消し、転送速度の異なる複数のチヤネルを制御す
るチヤネル制御装置に好適であり、かつ、チヤネ
ルの台数の組合せを容易に変更可能とするととも
に、それらのチヤネルに割当てるチヤネル番号を
容易に設定可能としたプライオリテイ回路を提供
することにある。
けるプライオリテイ回路の、上述の如き問題を解
消し、転送速度の異なる複数のチヤネルを制御す
るチヤネル制御装置に好適であり、かつ、チヤネ
ルの台数の組合せを容易に変更可能とするととも
に、それらのチヤネルに割当てるチヤネル番号を
容易に設定可能としたプライオリテイ回路を提供
することにある。
発明の総括的説明
本発明の上記目的は、複数の入力信号の中から
１つの信号を選び出す信号選択回路において、入
力信号の識別情報を登録する複数エントリーから
成る入力信号識別情報登録テーブルと、該識別情
報登録テーブル内の前記複数エントリーの中から
１つのエントリーを指示する指示手段と、前記識
別情報登録テーブルに登録された情報を参照して
前記指示手段の指示値を更新する更新手段および
前記指示手段の指示値により読み出された前記識
別情報登録テーブル内の入力信号識別情報を基に
複数の入力信号の中から１つの信号を選び出す手
段を設けたことを特徴とする信号選択回路によつ
て達成される。
１つの信号を選び出す信号選択回路において、入
力信号の識別情報を登録する複数エントリーから
成る入力信号識別情報登録テーブルと、該識別情
報登録テーブル内の前記複数エントリーの中から
１つのエントリーを指示する指示手段と、前記識
別情報登録テーブルに登録された情報を参照して
前記指示手段の指示値を更新する更新手段および
前記指示手段の指示値により読み出された前記識
別情報登録テーブル内の入力信号識別情報を基に
複数の入力信号の中から１つの信号を選び出す手
段を設けたことを特徴とする信号選択回路によつ
て達成される。
発明の実施例とその効果
以下、本発明の実施例を図面に従つて説明する
が、以下の説明においては、既に述べた第１図〜
第５図に示した事項を基にする。
が、以下の説明においては、既に述べた第１図〜
第５図に示した事項を基にする。
第６図は本発明の一実施例を示すプライオリテ
イ回路のブロツク図である。図からも明らかな如
く、本実施例のプライオリテイ回路は、第３図に
示したカウンタ２０２と、選択回路２０１との間
にチヤネル番号登録テーブル（以下、単に「登録
テーブル」という）３０１を設けたものである。
イ回路のブロツク図である。図からも明らかな如
く、本実施例のプライオリテイ回路は、第３図に
示したカウンタ２０２と、選択回路２０１との間
にチヤネル番号登録テーブル（以下、単に「登録
テーブル」という）３０１を設けたものである。
上記登録テーブル３０１は上述の如くカウンタ
２０２と選択回路２０１との間に位置しており、
カウンタ２０２の下位３ビツトの値と選択され
る。チヤネル番号とを対応づける役割を果してい
る。すなわち、カウンタ２０２の下位３ビツトの
値が今度は登録テーブル３０１の読出しアドレス
となる。すなわち、カウンタ２０２が上記登録テ
ープ３０１内の１つのエントリーを指示する役割
りを果たしている。
２０２と選択回路２０１との間に位置しており、
カウンタ２０２の下位３ビツトの値と選択され
る。チヤネル番号とを対応づける役割を果してい
る。すなわち、カウンタ２０２の下位３ビツトの
値が今度は登録テーブル３０１の読出しアドレス
となる。すなわち、カウンタ２０２が上記登録テ
ープ３０１内の１つのエントリーを指示する役割
りを果たしている。
登録テーブル３０１は８つのエントリーから成
つており、１つのエントリーは５ビツトの入力信
号識別情報を格納する。各ビツトの意味は第７図
に示した通りである。
つており、１つのエントリーは５ビツトの入力信
号識別情報を格納する。各ビツトの意味は第７図
に示した通りである。
上記登録テーブル３０１の各情報はサービス・
サポート・プロセツサ（以下、「SVP」という）
内のフロツピ・デイスケツト（以下、「FD」とい
う）に記憶されており、チヤネル制御装置の初期
マイクロ・プログラム・ロード時に同時にロード
されるものである。また、上記FD内の情報は、
当該システム設置時に、以下に示す前記SVPのサ
ポート機能を用いて、前記FDに作成されるもの
である。
サポート・プロセツサ（以下、「SVP」という）
内のフロツピ・デイスケツト（以下、「FD」とい
う）に記憶されており、チヤネル制御装置の初期
マイクロ・プログラム・ロード時に同時にロード
されるものである。また、上記FD内の情報は、
当該システム設置時に、以下に示す前記SVPのサ
ポート機能を用いて、前記FDに作成されるもの
である。
以下、第８図に基づいて登録テーブル３０１の
作成方法を詳細に説明する。
作成方法を詳細に説明する。
まず、ON―LINE指定されたチヤネルの中か
ら、高速（この場合、３（MB／Ｓ）のデータ転
送速度を有するチヤネルを選び出し、チヤネル番
号順に、順次前記登録テーブルに登録する。この
とき、Ｖ＝１、Ｈ＝１として登録する。
ら、高速（この場合、３（MB／Ｓ）のデータ転
送速度を有するチヤネルを選び出し、チヤネル番
号順に、順次前記登録テーブルに登録する。この
とき、Ｖ＝１、Ｈ＝１として登録する。
３（MB／Ｓ）のチヤネルの登録が終了した
ら、次に、やはりON―LINE指定されたチヤネル
の中から２（MB／Ｓ）のチヤネルを選び出し、
順次前記登録テーブルに登録する。このときに
は、Ｖ＝１、Ｈ＝０として登録する。
ら、次に、やはりON―LINE指定されたチヤネル
の中から２（MB／Ｓ）のチヤネルを選び出し、
順次前記登録テーブルに登録する。このときに
は、Ｖ＝１、Ｈ＝０として登録する。
登録テーブルの残りのエントリーには、オール
“０”の値が登録される。
“０”の値が登録される。
上述の如くして作成された登録テーブル３０１
上のＨビツトは、前記カウンタ更新回路２０３に
対する制御信号を作成するために用いられる。各
エントリーのＨビツトの値と制御信号の値との関
係は第９図に示すようになる。第９図の意味は、 (1) H0ビツト（第０エントリーのＨビツト）が
“０”である場合は、３（MB／Ｓ）の高速チ
ヤネルが接続されていないので、第４図に示し
たチヤネル構成から、制御信号の値は“00”と
なり、 (2) H0ビツトが“１”でもH4ビツトが“０”の
場合は３（MB／Ｓ）の高速チヤネルが１〜４
台接続されていることを示すので、制御信号の
値は“01”となり、 (3) 同様に、H4ビツトが“１”である場合は、
３（MB／Ｓ）の高速チヤネルが５〜６台接続
されていることを示すので、制御信号の値が
“10”となつて、 それぞれ、対応するカウンタ更新方法が選択さ
れることにある。すなわち、登録テーブル３０１
に登録された情報（第８図参照）に基づいて出力
される上記制御信号により、カウンタ更新回路２
０３を介してカウンタ２０２の値が第４図に示し
た更新方法に従つて更新され、これにより、登録
テーブル３０１の各エントリーが予め定められた
サービス間隔（第５図参照）で読出され、そこに
登録されているチヤネル番号に対応する入力信号
が選択されることになる。
上のＨビツトは、前記カウンタ更新回路２０３に
対する制御信号を作成するために用いられる。各
エントリーのＨビツトの値と制御信号の値との関
係は第９図に示すようになる。第９図の意味は、 (1) H0ビツト（第０エントリーのＨビツト）が
“０”である場合は、３（MB／Ｓ）の高速チ
ヤネルが接続されていないので、第４図に示し
たチヤネル構成から、制御信号の値は“00”と
なり、 (2) H0ビツトが“１”でもH4ビツトが“０”の
場合は３（MB／Ｓ）の高速チヤネルが１〜４
台接続されていることを示すので、制御信号の
値は“01”となり、 (3) 同様に、H4ビツトが“１”である場合は、
３（MB／Ｓ）の高速チヤネルが５〜６台接続
されていることを示すので、制御信号の値が
“10”となつて、 それぞれ、対応するカウンタ更新方法が選択さ
れることにある。すなわち、登録テーブル３０１
に登録された情報（第８図参照）に基づいて出力
される上記制御信号により、カウンタ更新回路２
０３を介してカウンタ２０２の値が第４図に示し
た更新方法に従つて更新され、これにより、登録
テーブル３０１の各エントリーが予め定められた
サービス間隔（第５図参照）で読出され、そこに
登録されているチヤネル番号に対応する入力信号
が選択されることになる。
従つて、本実施例回路によれば、システム設置
時に、前記SVPから各チヤネルのデータ転送速度
を指定するというきわめて簡単な操作で、限られ
た総合転送速度の範囲内での、異なるデータ転送
速度を有するチヤネルの組合せ（チヤネル構成）
ならびにそのチヤネル番号の指定を行うことがで
きるという効果が得られる。
時に、前記SVPから各チヤネルのデータ転送速度
を指定するというきわめて簡単な操作で、限られ
た総合転送速度の範囲内での、異なるデータ転送
速度を有するチヤネルの組合せ（チヤネル構成）
ならびにそのチヤネル番号の指定を行うことがで
きるという効果が得られる。
上記実施例においては、本発明を８台のチヤネ
ルを制御するチヤネル制御装置に適用する例を示
したが、本発明はこれに限られるものではなく、
複数の入力信号の選択間隔を任意に設定する如き
信号選択回路として広く利用できるものであるこ
とは言うまでもない。
ルを制御するチヤネル制御装置に適用する例を示
したが、本発明はこれに限られるものではなく、
複数の入力信号の選択間隔を任意に設定する如き
信号選択回路として広く利用できるものであるこ
とは言うまでもない。
発明の効果
以上述べた如く、本発明によれば、複数の入力
信号の中から１つの信号を選び出す信号選択回路
において入力信号の識別情報を登録する複数エン
トリーから成る入力信号識別情報登録テーブル
と、該識別情報登録テーブル内の前記複数エント
リーの中から１つのエントリーを指示する指示手
段と、前記識別情報登録テーブルに登録された情
報を参照して前記指示手段の指示値を更新する更
新手段および前記指示手段の指示値により読み出
された前記識別情報テーブル内の入力信号識別情
報を基に複数の入力信号の中から１つの信号を選
び出す手段を設けたので、前記識別情報登録テー
ブルに登録する情報により、前記複数の入力信号
の選択間隔を設定することが可能で、操作の容易
な信号選択回路を実現できるという顕著な効果を
奏するものである。
信号の中から１つの信号を選び出す信号選択回路
において入力信号の識別情報を登録する複数エン
トリーから成る入力信号識別情報登録テーブル
と、該識別情報登録テーブル内の前記複数エント
リーの中から１つのエントリーを指示する指示手
段と、前記識別情報登録テーブルに登録された情
報を参照して前記指示手段の指示値を更新する更
新手段および前記指示手段の指示値により読み出
された前記識別情報テーブル内の入力信号識別情
報を基に複数の入力信号の中から１つの信号を選
び出す手段を設けたので、前記識別情報登録テー
ブルに登録する情報により、前記複数の入力信号
の選択間隔を設定することが可能で、操作の容易
な信号選択回路を実現できるという顕著な効果を
奏するものである。
特に、本発明を、データ転送速度の異なる複数
のチヤネルを制御するチヤネル制御装置のプライ
オリテイ回路として用いた場合には、総合データ
転送速度の範囲内で、各チヤネルにそのデータ転
送速度に見合つた時間間隔でサービススロツトを
提供するとともに、前記各チヤネルの組合わせを
容易に変更可能とし、また、それらのチヤネルに
割当てるチヤネル番号をも容量に設定可能とした
チヤネル制御装置を実現できるものである。
のチヤネルを制御するチヤネル制御装置のプライ
オリテイ回路として用いた場合には、総合データ
転送速度の範囲内で、各チヤネルにそのデータ転
送速度に見合つた時間間隔でサービススロツトを
提供するとともに、前記各チヤネルの組合わせを
容易に変更可能とし、また、それらのチヤネルに
割当てるチヤネル番号をも容量に設定可能とした
チヤネル制御装置を実現できるものである。
第１図はチヤネル制御装置のプライオリテイ回
路の概要を示すブロツク図、第２図はチヤネル構
成を示す図、第３図は第２図のチヤネル構成を実
現するためのプライオリテイ回路を示すブロツク
図、第４図は第３図に示した回路におけるカウン
タ更新方法を示す図、第５図はその結果として得
られる各チヤネルに割当てられたデータ転送速度
を示す図、第６図は本発明の一実施例を示すプラ
イオリテイ回路のブロツク図、第７図は入力信号
識別情報を示す図、第８図は登録テーブルの情報
作成方法を示す図、第９図は登録テーブルの情報
と制御情報との関係を示す図である。 ２０１…選択回路、２０２…カウンタ、２０３
…カウンタ更新回路、３０１…登録テーブル。
路の概要を示すブロツク図、第２図はチヤネル構
成を示す図、第３図は第２図のチヤネル構成を実
現するためのプライオリテイ回路を示すブロツク
図、第４図は第３図に示した回路におけるカウン
タ更新方法を示す図、第５図はその結果として得
られる各チヤネルに割当てられたデータ転送速度
を示す図、第６図は本発明の一実施例を示すプラ
イオリテイ回路のブロツク図、第７図は入力信号
識別情報を示す図、第８図は登録テーブルの情報
作成方法を示す図、第９図は登録テーブルの情報
と制御情報との関係を示す図である。 ２０１…選択回路、２０２…カウンタ、２０３
…カウンタ更新回路、３０１…登録テーブル。
Claims (1)
- １ 複数の入力信号の中から１つの信号を選び出
す信号選択回路において、入力信号の識別情報を
登録する複数エントリーから成る入力信号識別情
報登録テーブルと、該識別情報登録テーブル内の
前記複数エントリーの中から１つのエントリーを
指示する指示手段と、前記識別情報登録テーブル
に登録された情報を参照して前記指示手段の指示
値を更新する更新手段および前記指示手段の指示
値により読み出された前記識別情報登録テーブル
内の入力識別情報を基に複数の入力信号の中から
１つの信号を選び出す手段を設けたことを特徴と
する信号選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007982A JPS58139229A (ja) | 1982-02-10 | 1982-02-10 | 信号選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007982A JPS58139229A (ja) | 1982-02-10 | 1982-02-10 | 信号選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139229A JPS58139229A (ja) | 1983-08-18 |
| JPS6127787B2 true JPS6127787B2 (ja) | 1986-06-27 |
Family
ID=12017085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007982A Granted JPS58139229A (ja) | 1982-02-10 | 1982-02-10 | 信号選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139229A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04134798U (ja) * | 1991-06-07 | 1992-12-15 | シンコウ株式会社 | ユニツトキヤビン |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0752432B2 (ja) * | 1987-01-20 | 1995-06-05 | 富士通株式会社 | シリアルインターフェース制御装置 |
-
1982
- 1982-02-10 JP JP2007982A patent/JPS58139229A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04134798U (ja) * | 1991-06-07 | 1992-12-15 | シンコウ株式会社 | ユニツトキヤビン |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58139229A (ja) | 1983-08-18 |
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