JPS6130248U - 多層セラミツク基板 - Google Patents

多層セラミツク基板

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Publication number
JPS6130248U
JPS6130248U JP1984113811U JP11381184U JPS6130248U JP S6130248 U JPS6130248 U JP S6130248U JP 1984113811 U JP1984113811 U JP 1984113811U JP 11381184 U JP11381184 U JP 11381184U JP S6130248 U JPS6130248 U JP S6130248U
Authority
JP
Japan
Prior art keywords
multilayer ceramic
ceramic substrate
board
semiconductor chip
conductive pattern
Prior art date
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Pending
Application number
JP1984113811U
Other languages
English (en)
Inventor
正弘 吹野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS6130248U publication Critical patent/JPS6130248U/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/63—Vias, e.g. via plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来の多層セラミック基板に半導体チップを搭
載した構成を示す斜視図、第２図は、第１図の多層セラ
ミック基板及び半導体チップの断面図、第３図は、第１
図の多層セラミック基板の表面層を示す平面図、第４図
はこの考案の一実施例である多層セラミック基板に半導
体チップを搭載した構成を示す斜視図、第５図は、第４
図め多層セラミック基板の表面層を示す平面図、第６図
及び第７図は、それぞれ第４図の多層セラミック基板に
適用される、異なるバンプ配列、バンプ形状を有する半
導体チップを示す裏面図、第８図は、第４図の多層セラ
ミック基板及び半導体チップの断面図である。 図において、１．１０・・・多層セラミック基板、２，
１３・・・半導体チップ、３．１１・・・Ｉ／Ｏピン、
４，７．８・・・パッド、５．１４・・・はンタバン７
’、６．１２・・・スルホール、９・・・導電パターン
である。 なお、各図中、同一符号は同一、又は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. はんだバンプを有する半導体チップを搭載する基板にお
    いて、前記半導体チップと前記基板との接続点のパッド
    に接続されると共に、Ｉ／Ｏピンに接続される前記基板
    の表面の導電パターンの途中に別個のパッドを設け、前
    記基板に、異なるバンプ配列、・バンプ形状を有する他
    の半導体チップを搭載で碁る様に構成した多層セラミッ
    ク基板。
JP1984113811U 1984-07-26 1984-07-26 多層セラミツク基板 Pending JPS6130248U (ja)

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