JPS6130295B2 - - Google Patents
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- Publication number
- JPS6130295B2 JPS6130295B2 JP17346180A JP17346180A JPS6130295B2 JP S6130295 B2 JPS6130295 B2 JP S6130295B2 JP 17346180 A JP17346180 A JP 17346180A JP 17346180 A JP17346180 A JP 17346180A JP S6130295 B2 JPS6130295 B2 JP S6130295B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- register
- control
- control memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプログラム分岐制御方式に関
し、特に分岐条件コードを備えた機械語命令の制
御メモリアドレスを制御メモリ内に特別に用意さ
れた制御情報により作成するようにしたマイクロ
プログラム分岐制御方式に関するものである。
し、特に分岐条件コードを備えた機械語命令の制
御メモリアドレスを制御メモリ内に特別に用意さ
れた制御情報により作成するようにしたマイクロ
プログラム分岐制御方式に関するものである。
マイクロプログラム制御方式において、例えば
拡張命令（SUBOP）コードをもたない一般命命
（機械語命令）によつて必要とされる制御メモリ
アドレスは、該一般命令コードを制御メモリにア
ドレスすることにより直接求めることができる。
すなわちこの場合には、命令レジスタにセツトさ
れた命令の命令コード部分をそのまま制御メモリ
のアドレスの一部としてアクセスすればよい。こ
の一般命令が１マイクロ命令で完了する場合に
は、次の一般命令のオペレーシヨン・コードによ
つて当該一般命令を実行するための、当該オペレ
ーシヨン・コードが制御メモリのアドレスとして
再び選択されるようになつている。
拡張命令（SUBOP）コードをもたない一般命命
（機械語命令）によつて必要とされる制御メモリ
アドレスは、該一般命令コードを制御メモリにア
ドレスすることにより直接求めることができる。
すなわちこの場合には、命令レジスタにセツトさ
れた命令の命令コード部分をそのまま制御メモリ
のアドレスの一部としてアクセスすればよい。こ
の一般命令が１マイクロ命令で完了する場合に
は、次の一般命令のオペレーシヨン・コードによ
つて当該一般命令を実行するための、当該オペレ
ーシヨン・コードが制御メモリのアドレスとして
再び選択されるようになつている。
しかし最近では機械語命令の機能を強化するた
めサブオペレーシヨン・コードのような拡張命令
コードを持つ命令コードが使用されている。この
場合には、例えば第１図に示すように、SUBOP
コードにもとづきプログラムを実行する場合にこ
のSUBOPコードの例えば下位４ビツトを第１図
のコード「Ａ」（16進）に置換えて処理を行な
い、これにもとづきマイクロプログラムを順次読
出して制御を行つたのちに、そのマイクロプログ
ラムのアドレスの下位４ビツトを第１図のコード
「Ｂ」に置換え処理を行なうというような制御が
行なわれていた。しかしながらこのような方式で
は、制御メモリのアドレスが例えば４ビツト＋４
ビツト分の256通り必要となるが、実際に分岐命
令コードを持つものは現時点では約20程度でよ
い。したがつて、このように分岐命令コードのビ
ツト数に対応した容量で、制御メモリを構成する
場合には制御メモリに大容量のものを必要とする
ものならず、このような大容量のものを使用して
も命令が格納される部分は一部分に限定されるこ
とになり、制御メモリの使用効率上好ましくな
い。また何回かに分けて制御メモリを読出すので
時間的損失も大きい。
めサブオペレーシヨン・コードのような拡張命令
コードを持つ命令コードが使用されている。この
場合には、例えば第１図に示すように、SUBOP
コードにもとづきプログラムを実行する場合にこ
のSUBOPコードの例えば下位４ビツトを第１図
のコード「Ａ」（16進）に置換えて処理を行な
い、これにもとづきマイクロプログラムを順次読
出して制御を行つたのちに、そのマイクロプログ
ラムのアドレスの下位４ビツトを第１図のコード
「Ｂ」に置換え処理を行なうというような制御が
行なわれていた。しかしながらこのような方式で
は、制御メモリのアドレスが例えば４ビツト＋４
ビツト分の256通り必要となるが、実際に分岐命
令コードを持つものは現時点では約20程度でよ
い。したがつて、このように分岐命令コードのビ
ツト数に対応した容量で、制御メモリを構成する
場合には制御メモリに大容量のものを必要とする
ものならず、このような大容量のものを使用して
も命令が格納される部分は一部分に限定されるこ
とになり、制御メモリの使用効率上好ましくな
い。また何回かに分けて制御メモリを読出すので
時間的損失も大きい。
したがつて本発明はこのような問題点を改善す
るために、一般命令コードにより読出したネクス
ト・アドレス・コードと分岐インデツクス・コー
ドを演算することにより所望のアドレスを得るよ
うにすることにより、ハードウエアを複雑にする
ことなく、しかも制御メモリを必要以上に大きな
ものを使用することもなく命令機能を拡大して複
雑な制御が行えるようにしたマイクロプログラム
分岐制御方式を提供することを目的とする。
るために、一般命令コードにより読出したネクス
ト・アドレス・コードと分岐インデツクス・コー
ドを演算することにより所望のアドレスを得るよ
うにすることにより、ハードウエアを複雑にする
ことなく、しかも制御メモリを必要以上に大きな
ものを使用することもなく命令機能を拡大して複
雑な制御が行えるようにしたマイクロプログラム
分岐制御方式を提供することを目的とする。
そしてこのために本発明におけるマイクロプロ
グラム分岐制御方式では、命令コードを有する機
械語命令及び命令コードと拡張命令コードとを有
する機械語命令がセツトされるインストラクシヨ
ン・レジスタ１と、マイクロ命令が格納された制
御メモリ２とを備えたマイクロプログラム制御方
式において、機械語命令の命令コードにもとづき
読出された上記制御メモリの出力を一時記憶する
制御メモリ出力レジスタのネクスト・アドレス部
３−０、CSアドレス制御フイールド部３−１、
制御フイールド部３−２と、拡張命令コードによ
り読出された制御メモリの分岐インデツクス・コ
ードを一時記憶する出力レジスタのインデツク
ス・フイールド部３−３と演算手段９と、次に読
出すマイクロ命令のアドレスを指定する制御メモ
リ・アドレス・レジスタ８と、アドレス・コント
ロール回路４と、一般命令コードをゲート制御す
る第１ゲート回路１０と、上記制御メモリ・アド
レス・レジスタ８からの出力をゲート制御する第
２ゲート回路１１と、拡張命令コードをゲート制
御する第３ゲート回路１２を具備するとともに上
記制御メモリより選択されるマイクロ命令にネク
スト・アドレス・フイールドNAとアドレス制御
フイールドACを設け、上記アドレス制御フイー
ルドACの出力を受けて上記アドレス・コントロ
ール回路４の出力に応じて上記インストラクシヨ
ン・レジスタ１の命令コード部分OP、制御メモ
リ・アドレス・レジスタ８にセツトされたデータ
又はインストラクシヨン・レジスタ１の拡張命令
コード部分SUBOPいずれかをアドレスとして選
択するようなすとともに、上記ネクスト・アドレ
ス・フイールドを表わすコードが上記出力レジス
タを経て格納される制御メモリ・アドレス・レジ
スタ８の一部ビツトにより上記分岐インデツク
ス・コードの１つを選択出力するように制御する
とともに上記制御メモリ・アドレス・レジスタ８
の他のビツトと上記選択された分岐インデツク
ス・コードを上記演算手段９で演算することによ
り得られた新らたなアドレス情報にもとづき制御
メモリをアクセス可能とするようにしたことを特
徴とする。
グラム分岐制御方式では、命令コードを有する機
械語命令及び命令コードと拡張命令コードとを有
する機械語命令がセツトされるインストラクシヨ
ン・レジスタ１と、マイクロ命令が格納された制
御メモリ２とを備えたマイクロプログラム制御方
式において、機械語命令の命令コードにもとづき
読出された上記制御メモリの出力を一時記憶する
制御メモリ出力レジスタのネクスト・アドレス部
３−０、CSアドレス制御フイールド部３−１、
制御フイールド部３−２と、拡張命令コードによ
り読出された制御メモリの分岐インデツクス・コ
ードを一時記憶する出力レジスタのインデツク
ス・フイールド部３−３と演算手段９と、次に読
出すマイクロ命令のアドレスを指定する制御メモ
リ・アドレス・レジスタ８と、アドレス・コント
ロール回路４と、一般命令コードをゲート制御す
る第１ゲート回路１０と、上記制御メモリ・アド
レス・レジスタ８からの出力をゲート制御する第
２ゲート回路１１と、拡張命令コードをゲート制
御する第３ゲート回路１２を具備するとともに上
記制御メモリより選択されるマイクロ命令にネク
スト・アドレス・フイールドNAとアドレス制御
フイールドACを設け、上記アドレス制御フイー
ルドACの出力を受けて上記アドレス・コントロ
ール回路４の出力に応じて上記インストラクシヨ
ン・レジスタ１の命令コード部分OP、制御メモ
リ・アドレス・レジスタ８にセツトされたデータ
又はインストラクシヨン・レジスタ１の拡張命令
コード部分SUBOPいずれかをアドレスとして選
択するようなすとともに、上記ネクスト・アドレ
ス・フイールドを表わすコードが上記出力レジス
タを経て格納される制御メモリ・アドレス・レジ
スタ８の一部ビツトにより上記分岐インデツク
ス・コードの１つを選択出力するように制御する
とともに上記制御メモリ・アドレス・レジスタ８
の他のビツトと上記選択された分岐インデツク
ス・コードを上記演算手段９で演算することによ
り得られた新らたなアドレス情報にもとづき制御
メモリをアクセス可能とするようにしたことを特
徴とする。
以下本発明の一実施例として、拡張命令コート
が分岐条件コードとして働く場合を第２図にもと
づき説明する。
が分岐条件コードとして働く場合を第２図にもと
づき説明する。
図中、１はインストラクシヨン・レジスタ、２
は制御メモリ、３はデータ・レジスタ、４はアド
レス・コントロール回路、５はセレクタ、６，７
はアドレス選択ラツチ、８はアドレス・レジス
タ、９は論理演算回路、１０，１１，１２はアン
ド回路である。ここでアンド回路１０は一般命令
コードをゲート制御する第１ゲート回路として作
用し、アンド回路１１は制御メモリ・アドレス・
レジスタ８からの出力をゲート制御する第２ゲー
ト回路として作用し、アンド回路１２は拡張命令
コードをゲート制御する第３ゲート回路として作
用する。
は制御メモリ、３はデータ・レジスタ、４はアド
レス・コントロール回路、５はセレクタ、６，７
はアドレス選択ラツチ、８はアドレス・レジス
タ、９は論理演算回路、１０，１１，１２はアン
ド回路である。ここでアンド回路１０は一般命令
コードをゲート制御する第１ゲート回路として作
用し、アンド回路１１は制御メモリ・アドレス・
レジスタ８からの出力をゲート制御する第２ゲー
ト回路として作用し、アンド回路１２は拡張命令
コードをゲート制御する第３ゲート回路として作
用する。
インストラクシヨン・レジスタ１は一般命令コ
ードOPと、拡張命令コードとオペランド指定部
等がセツトされるものである。
ードOPと、拡張命令コードとオペランド指定部
等がセツトされるものである。
制御メモリ２は複数のブロツク０，１……Ｎよ
りなり、ブロツク０の領域には分岐先のアドレス
作成のためのインデツクス値を指定するインデツ
クス・フイールドSIが設けられている。このイン
デツクス・フイールドSIは、例えばSI０〜SI３の
４つのインデツクス・コードに分割されており、
セレクタ５によりその１つが選択されるものであ
る。
りなり、ブロツク０の領域には分岐先のアドレス
作成のためのインデツクス値を指定するインデツ
クス・フイールドSIが設けられている。このイン
デツクス・フイールドSIは、例えばSI０〜SI３の
４つのインデツクス・コードに分割されており、
セレクタ５によりその１つが選択されるものであ
る。
データ・レジスタ３は制御メモリ２から読出さ
れたマイクロ命令が一時セツトされるレジスタで
あつて、ネクスト・アドレスNAのセツトされる
ネクスト・アドレス部３−０と、後述するように
次に読出すべき制御メモリアドレスの入力回路を
選択する制御コードACがセツトされるCSアドレ
ス制御フイールド部３−１と、各種レジスタ及び
バスを制御する制御情報がセツトされる制御フイ
ールド部３−２と、インデツクス・フイールドSI
がセツトされるインデツクス・フイールド部３−
３等により構成されている。
れたマイクロ命令が一時セツトされるレジスタで
あつて、ネクスト・アドレスNAのセツトされる
ネクスト・アドレス部３−０と、後述するように
次に読出すべき制御メモリアドレスの入力回路を
選択する制御コードACがセツトされるCSアドレ
ス制御フイールド部３−１と、各種レジスタ及び
バスを制御する制御情報がセツトされる制御フイ
ールド部３−２と、インデツクス・フイールドSI
がセツトされるインデツクス・フイールド部３−
３等により構成されている。
アドレス・コントロール回路４は上記制御コー
ドACに応じて制御メモリ２をアクセスするため
のアドレス情報が伝達されるルートを選択するた
めの制御を行なうものである。このアドレス・コ
ントロール回路４がアドレス選択ラツチ６，７の
出力を「０」になるように制御する場合にはアン
ド回路１０がオン状態となり、ラインL1を経由
してインストラクシヨン・レジスタ１のOPコー
ド部分がアドレスとして伝達され、アドレス選択
ラツチ６が「１」を出力するように制御する場合
にはアンド回路１１がオン状態となりラインL2
を経由してアドレス・レジスタ８にセツトされた
データがアドレスとして伝達され、またアドレス
選択ラツチ７が「１」を出力するように制御する
場合にはアンド回路１２がオン状態となりライン
L3を経由して分岐条件コードがアドレスとして
伝達されるものである。
ドACに応じて制御メモリ２をアクセスするため
のアドレス情報が伝達されるルートを選択するた
めの制御を行なうものである。このアドレス・コ
ントロール回路４がアドレス選択ラツチ６，７の
出力を「０」になるように制御する場合にはアン
ド回路１０がオン状態となり、ラインL1を経由
してインストラクシヨン・レジスタ１のOPコー
ド部分がアドレスとして伝達され、アドレス選択
ラツチ６が「１」を出力するように制御する場合
にはアンド回路１１がオン状態となりラインL2
を経由してアドレス・レジスタ８にセツトされた
データがアドレスとして伝達され、またアドレス
選択ラツチ７が「１」を出力するように制御する
場合にはアンド回路１２がオン状態となりライン
L3を経由して分岐条件コードがアドレスとして
伝達されるものである。
セレクタ５はインデツクス・フイールドSIの複
数のインデツクス・コードSI０〜SI３のうちの１
つをアドレス・レジスタ８から伝達される選択指
令にもとづき選択的に出力するものである。
数のインデツクス・コードSI０〜SI３のうちの１
つをアドレス・レジスタ８から伝達される選択指
令にもとづき選択的に出力するものである。
アドレス選択ラツチ６，７はアンド回路１０〜
１２を選択的にオン状態にして制御メモリ２のア
ドレスを選択するものであり、アドレス・コント
ロール回路４によりその状態が制御される。この
うちアドレス選択ラツチ７はインストラクシヨ
ン・レジスタ１にセツトされた命令が拡張命令コ
ードをもつ命令のときに「１」にセツトされるも
のである。
１２を選択的にオン状態にして制御メモリ２のア
ドレスを選択するものであり、アドレス・コント
ロール回路４によりその状態が制御される。この
うちアドレス選択ラツチ７はインストラクシヨ
ン・レジスタ１にセツトされた命令が拡張命令コ
ードをもつ命令のときに「１」にセツトされるも
のである。
アドレス・レジスタ８は制御メモリ２をアクセ
スすべきアドレスがセツトされるレジスタであ
る。論理演算回路９はセレクタ５から出力された
インデツクスとアドレス・レジスタ８に保持され
ているアドレスとを、例えば加算したり、連結し
たり、オアする等の論理演算を行なつて新らしい
アドレスを作成するものである。
スすべきアドレスがセツトされるレジスタであ
る。論理演算回路９はセレクタ５から出力された
インデツクスとアドレス・レジスタ８に保持され
ているアドレスとを、例えば加算したり、連結し
たり、オアする等の論理演算を行なつて新らしい
アドレスを作成するものである。
次に第２図にもとづき分岐制御について説明す
る。
る。
(1) まず、主記憶装置から読出された命令をイン
ストラクシヨン・レジスタ１にセツトするが、
このときアドレス選択ラツチ６，７はいずれも
「０」を出力しているので、アンド回路１０が
オンとなり、インストラクシヨン・レジスタ１
にセツトされた、命令を定義する８ビツトの一
般命令コードOPがそのまま制御メモリ２のア
ドレスとなり、ブロツク０の０〜255番地にあ
る１語のマイクロ命令を読出し、これをデー
タ・レジスタ３に格納する。もしもこの命令が
１語のマイクロ命令で終るときは、データ・レ
ジスタ３の制御コードACをアドレス・コント
ロール回路４がデコードしたとき、アドレス選
択ラツチ６，７がいずれも「０」を出力する。
これによりインストラクシヨン・レジスタ１に
次の命令が格納されることになる。
ストラクシヨン・レジスタ１にセツトするが、
このときアドレス選択ラツチ６，７はいずれも
「０」を出力しているので、アンド回路１０が
オンとなり、インストラクシヨン・レジスタ１
にセツトされた、命令を定義する８ビツトの一
般命令コードOPがそのまま制御メモリ２のア
ドレスとなり、ブロツク０の０〜255番地にあ
る１語のマイクロ命令を読出し、これをデー
タ・レジスタ３に格納する。もしもこの命令が
１語のマイクロ命令で終るときは、データ・レ
ジスタ３の制御コードACをアドレス・コント
ロール回路４がデコードしたとき、アドレス選
択ラツチ６，７がいずれも「０」を出力する。
これによりインストラクシヨン・レジスタ１に
次の命令が格納されることになる。
(2) しかしながらインストラクシヨン・レジスタ
１にセツトされた命令が拡張命令コードをもつ
命令の場合には、データ・レジスタ３の制御コ
ードACをアドレス・コントロール回路４がデ
コードしたときアドレス選択ラツチ７が「１」
にセツトされ、分岐命令であることがわかる。
そしてデータ・レジスタ３のネクスト・アドレ
ス部３−０に格納されているネクスト・アドレ
スNAがアドレス・レジスタ８に格納される。
１にセツトされた命令が拡張命令コードをもつ
命令の場合には、データ・レジスタ３の制御コ
ードACをアドレス・コントロール回路４がデ
コードしたときアドレス選択ラツチ７が「１」
にセツトされ、分岐命令であることがわかる。
そしてデータ・レジスタ３のネクスト・アドレ
ス部３−０に格納されているネクスト・アドレ
スNAがアドレス・レジスタ８に格納される。
(3) 上記アドレス選択ラツチ７が「１」にセツト
されたことにより、アンド回路１２がオンとな
り、今度は複数のビツト（例えば８ビツト）か
らなる拡張命令コードをアドレスとして制御メ
モリ２を読出し、そのデータがデータ・レジス
タ３に格納される。このときデータ・レジスタ
３の内容はインデツクス・フイードSIだけが使
用され、他のフイールドは無視される。このと
きインデツクス・フイールドSIが複数のグルー
プに分割されているときには、アドレス・レジ
スタ８の下位２ビツトにもとづきセレクタ５が
選択し、これを論理演算回路９に出力する。こ
のとき、選択信号として使用されなかつたアド
レス・レジスタ８のその他のビツトはライン
L4を経由して論理演算回路９に入力される。
されたことにより、アンド回路１２がオンとな
り、今度は複数のビツト（例えば８ビツト）か
らなる拡張命令コードをアドレスとして制御メ
モリ２を読出し、そのデータがデータ・レジス
タ３に格納される。このときデータ・レジスタ
３の内容はインデツクス・フイードSIだけが使
用され、他のフイールドは無視される。このと
きインデツクス・フイールドSIが複数のグルー
プに分割されているときには、アドレス・レジ
スタ８の下位２ビツトにもとづきセレクタ５が
選択し、これを論理演算回路９に出力する。こ
のとき、選択信号として使用されなかつたアド
レス・レジスタ８のその他のビツトはライン
L4を経由して論理演算回路９に入力される。
(4) 論理演算回路９は上記セレクタ５から出力さ
れたインデツクス・フイールドからのデータ
と、上記ラインL4を経由して入力されたアド
レス・レジスタ８からのデータとを論理演算し
その結果をラインL5を経由してアドレス・レ
ジスタ８にセツトする。このときアドレス・コ
ントロール回路４はアドレス選択ラツチ７をリ
セツトし６をセツトするように制御する。かく
してアドレス選択ラツチ６がセツトされて
「１」を出力し、アンド回路１１がオンとなる
ので、上記の如くして得られたアドレス・レジ
スタ８にセツトされた分岐先アドレスにもとづ
き制御メモリ２がアクセスされ、分岐制御が行
なわれる。以後は一般命令と同様の動作でマイ
クロ命令が読出されることになる。
れたインデツクス・フイールドからのデータ
と、上記ラインL4を経由して入力されたアド
レス・レジスタ８からのデータとを論理演算し
その結果をラインL5を経由してアドレス・レ
ジスタ８にセツトする。このときアドレス・コ
ントロール回路４はアドレス選択ラツチ７をリ
セツトし６をセツトするように制御する。かく
してアドレス選択ラツチ６がセツトされて
「１」を出力し、アンド回路１１がオンとなる
ので、上記の如くして得られたアドレス・レジ
スタ８にセツトされた分岐先アドレスにもとづ
き制御メモリ２がアクセスされ、分岐制御が行
なわれる。以後は一般命令と同様の動作でマイ
クロ命令が読出されることになる。
(5) また上記(1)において１語のマイクロ命令で命
令が終了しないときは、上記制御コードACを
アドレス・コントロール回路４がデコードした
結果、アドレス選択ラツチ６がセツトされ７が
リセツトされる。これによりネクスト・アドレ
スNAがアドレス・レジスタ８に格納され、ま
たアンド回路１１がオン状態になるので、この
アドレス・レジスタ８に格納されたアドレスに
より制御メモリ２から次のマイクロ命令が読出
される。このようなことが繰返され、制御コー
ドACをデコードの結果、アドレス選択ラツチ
６，７がともにリセツトされるとき、この命令
が終了する。
令が終了しないときは、上記制御コードACを
アドレス・コントロール回路４がデコードした
結果、アドレス選択ラツチ６がセツトされ７が
リセツトされる。これによりネクスト・アドレ
スNAがアドレス・レジスタ８に格納され、ま
たアンド回路１１がオン状態になるので、この
アドレス・レジスタ８に格納されたアドレスに
より制御メモリ２から次のマイクロ命令が読出
される。このようなことが繰返され、制御コー
ドACをデコードの結果、アドレス選択ラツチ
６，７がともにリセツトされるとき、この命令
が終了する。
勿論、拡張命令コードを持たない命令でも、も
その命令特有の分岐条件があればインストラクシ
ヨン・レジスタの拡張命令コードのフイールドに
上記分岐条件コードがセツトされ、上記の場合と
同様な制御が行なわれることになる。
その命令特有の分岐条件があればインストラクシ
ヨン・レジスタの拡張命令コードのフイールドに
上記分岐条件コードがセツトされ、上記の場合と
同様な制御が行なわれることになる。
したがつて本発明によれば、制御メモリを不本
意に大きくする必要なく、制御メモリを有効的に
使用して分岐制御を行なうことができる。しかも
拡張命令コードを、ハード的に処理制御して制御
メモリをアクセスすることができるので、高速に
動作させることが可能となる。
意に大きくする必要なく、制御メモリを有効的に
使用して分岐制御を行なうことができる。しかも
拡張命令コードを、ハード的に処理制御して制御
メモリをアクセスすることができるので、高速に
動作させることが可能となる。
第１図は拡張命令コードを有する命令形式の説
明図、第２図は本発明の一実施例構成図である。 図中、１はインストラクシヨン・レジスタ、２
は制御メモリ、３はデータ・レジスタ、４はアド
レス・コントロール回路、５はセレクタ、６，７
はアドレス選択ラツチ、８はアドレス・レジス
タ、９は論理演算回路、１０，１１，１２はアン
ド回路をそれぞれ示す。
明図、第２図は本発明の一実施例構成図である。 図中、１はインストラクシヨン・レジスタ、２
は制御メモリ、３はデータ・レジスタ、４はアド
レス・コントロール回路、５はセレクタ、６，７
はアドレス選択ラツチ、８はアドレス・レジス
タ、９は論理演算回路、１０，１１，１２はアン
ド回路をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 命令コードを有する機械語命令及び命令コー
ドと拡張命令コードとを有する機械語命令がセツ
トされるインストラクシヨン・レジスタ１と、マ
イクロ命令が格納された制御メモリ２とを備えた
マイクロプログラム制御方式において、 機械語命令の命令コードにもとづき読出された
上記制御メモリの出力を一時記憶する制御メモリ
出力レジスタのネクスト・アドレス部３−０、
CSアドレス制御フイールド部３−１、制御フイ
ールド部３−２と、 拡張命令コードにより読出された制御メモリの
分岐インデツクス・コードを一時記憶する出力レ
ジスタのインデツクス・フイールド部３−３と、 演算手段９と、 次に読出すマイクロ命令のアドレスを指定する
制御メモリ・アドレス・レジスタ８と、 アドレス・コントロール回路４と、 一般命令コードをゲート制御する第１ゲート回
路１０と、 上記制御メモリ・アドレス・レジスタ８からの
出力をゲート制御する第２ゲート回路１１と、 拡張命令コードをゲート制御する第３ゲート回
路１２を具備するとともに上記制御メモリより選
択されるマイクロ命令にネクスト・アドレス・フ
イールドNAとアドレス制御フイールドACを設
け、上記アドレス制御フイールドACの出力を受
けて上記アドレス・コントロール回路４の出力に
応じて上記インストラクシヨン・レジスタ１の命
令コード部分OP、制御メモリ・アドレス・レジ
スタ８にセツトされたデータ又はインストラクシ
ヨン・レジスタ１の拡張命令コード部分SUBOP
のいずれかをアドレスとして選択すようになすと
ともに、上記ネクスト・アドレス・フイールドを
表わすコードが上記出力レジスタを経て格納され
る制御メモリ・アドレス・レジスタ８の一部ビツ
トにより上記分岐インデツクス・コードの１つを
選択出力するように制御するとともに上記制御メ
モリ・アドレス・レジスタ８の他のビツトと上記
選択された分岐インデツクス・コードを上記演算
手段９で演算することにより得られた新らたなア
ドレス情報にもとづき制御メモリをアクセス可能
とするようにしたことを特徴とするマイクロプロ
グラム分岐制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17346180A JPS5797148A (en) | 1980-12-09 | 1980-12-09 | Branch control system of microprogram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17346180A JPS5797148A (en) | 1980-12-09 | 1980-12-09 | Branch control system of microprogram |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5797148A JPS5797148A (en) | 1982-06-16 |
| JPS6130295B2 true JPS6130295B2 (ja) | 1986-07-12 |
Family
ID=15960897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17346180A Granted JPS5797148A (en) | 1980-12-09 | 1980-12-09 | Branch control system of microprogram |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5797148A (ja) |
-
1980
- 1980-12-09 JP JP17346180A patent/JPS5797148A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5797148A (en) | 1982-06-16 |
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