JPS6130745B2 - - Google Patents
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- Publication number
- JPS6130745B2 JPS6130745B2 JP53090773A JP9077378A JPS6130745B2 JP S6130745 B2 JPS6130745 B2 JP S6130745B2 JP 53090773 A JP53090773 A JP 53090773A JP 9077378 A JP9077378 A JP 9077378A JP S6130745 B2 JPS6130745 B2 JP S6130745B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- terminal
- hybrid integrated
- terminal pins
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Combinations Of Printed Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関するもの
で、特に量産性の向上、信頼性の向上を図らんと
するものである。
で、特に量産性の向上、信頼性の向上を図らんと
するものである。
従来の半導体装置の製造方法としては、例えば
第１図に示す方法が知られている。この方法は第
１図Ａ〜Ｄに示すように、先づ複数の回路基板１
に対して夫々例えば半田印刷法あるいは基板デツ
プによるレフロー法等によつて各部品２をマウン
トする。３は配線パターンの端子部である。一方
所定の治具４に予め各回路基板１に対応するよう
に複数の端子ピン５を等間隔に配列したものを用
意する。そして、この状態で各端子ピン５を夫々
の回路基板１の端子部３に半田付けし、その後樹
脂モールドが施される。６は半田である。しか
し、このような方法で作られた混成集積回路は端
子ピン５の熱的強度が弱いという欠点がある。す
なわち、このようにして得た混成集積回路はその
後、プリント基板等のマザーボードに半田付けに
よつてマウントされ所望の半導体装置を得るわけ
であるが、このときの半田熱で混成集積回路内の
端子ピン５と端子部３間の半田が溶け、端子ピン
がずれる等の不都合が生ずる。この欠点を解消す
るためには、例えば混成集積回路における端子ピ
ン５と端子部３の接続に用いる半田として高温半
田を使うことが考えられるが、高温半田は取扱い
が面倒であるという難点がある。さらに、上記従
来の方法では量産性に適さず、コスト高となるは
免がれない。
第１図に示す方法が知られている。この方法は第
１図Ａ〜Ｄに示すように、先づ複数の回路基板１
に対して夫々例えば半田印刷法あるいは基板デツ
プによるレフロー法等によつて各部品２をマウン
トする。３は配線パターンの端子部である。一方
所定の治具４に予め各回路基板１に対応するよう
に複数の端子ピン５を等間隔に配列したものを用
意する。そして、この状態で各端子ピン５を夫々
の回路基板１の端子部３に半田付けし、その後樹
脂モールドが施される。６は半田である。しか
し、このような方法で作られた混成集積回路は端
子ピン５の熱的強度が弱いという欠点がある。す
なわち、このようにして得た混成集積回路はその
後、プリント基板等のマザーボードに半田付けに
よつてマウントされ所望の半導体装置を得るわけ
であるが、このときの半田熱で混成集積回路内の
端子ピン５と端子部３間の半田が溶け、端子ピン
がずれる等の不都合が生ずる。この欠点を解消す
るためには、例えば混成集積回路における端子ピ
ン５と端子部３の接続に用いる半田として高温半
田を使うことが考えられるが、高温半田は取扱い
が面倒であるという難点がある。さらに、上記従
来の方法では量産性に適さず、コスト高となるは
免がれない。
本発明は、上述の点に鑑み、従来の欠点を解消
し、量産化を可能にし、且つ信頼性を高めた半導
体装置の製造方法を提供するものである。
し、量産化を可能にし、且つ信頼性を高めた半導
体装置の製造方法を提供するものである。
以下、本発明の一例を第２図を参照しながら説
明する。図において、１は回路基板を示し、例え
ばアルミナ基板、ガラスエポキシ基板等の絶縁基
板の一面に所望パターンの配線が形成されるその
各端子部３が基板の一側に延長されて構成され
る。本発明においては、先づ第２図Ａ及びA′に
示すように例えば0.2〜0.4mm厚のリン青銅より成
り、複数の端子ピン８が所定時間をもつて一方向
に配列され各一端が連結部９にて連結された櫛歯
形のリードフレーム７を設ける。各端子ピン８の
遊端８ａは第３図Ａ及びＢに示すように両側の爪
部１０ａ，１０ｂと中央の爪部１０ｃとで挾持で
きるような所謂クリツプ構造に形成する。そし
て、このリードフレーム７に対して複数の回路基
板１を、その端子ピン８の遊端８ａに基板の端子
部３が挾持的に嵌着されるように取付ける。この
回路基板１の端子ピン８への嵌着は自動機によつ
て１枚づつ行うようにしても良く、或は複数枚同
時に行うようにしてもよい。又、この場合、後述
で明らかとなるが各回路基板に連結された複数の
端子ピンのうち、１本の端子ピンは不要ピンで後
工程の際の回路基板の支持に使われるものであ
り、端子部３には接続されない。
明する。図において、１は回路基板を示し、例え
ばアルミナ基板、ガラスエポキシ基板等の絶縁基
板の一面に所望パターンの配線が形成されるその
各端子部３が基板の一側に延長されて構成され
る。本発明においては、先づ第２図Ａ及びA′に
示すように例えば0.2〜0.4mm厚のリン青銅より成
り、複数の端子ピン８が所定時間をもつて一方向
に配列され各一端が連結部９にて連結された櫛歯
形のリードフレーム７を設ける。各端子ピン８の
遊端８ａは第３図Ａ及びＢに示すように両側の爪
部１０ａ，１０ｂと中央の爪部１０ｃとで挾持で
きるような所謂クリツプ構造に形成する。そし
て、このリードフレーム７に対して複数の回路基
板１を、その端子ピン８の遊端８ａに基板の端子
部３が挾持的に嵌着されるように取付ける。この
回路基板１の端子ピン８への嵌着は自動機によつ
て１枚づつ行うようにしても良く、或は複数枚同
時に行うようにしてもよい。又、この場合、後述
で明らかとなるが各回路基板に連結された複数の
端子ピンのうち、１本の端子ピンは不要ピンで後
工程の際の回路基板の支持に使われるものであ
り、端子部３には接続されない。
次に、基板の各端子部３と各端子ピン８の遊端
８ａとの半田付けを行うためにその部分にフラツ
クスを塗布して半田デツプを行う。１１は半田で
ある。（第２図Ｂ及びB′） 次に、半田付けした端子ピンにおいて、その端
子部３と接続された端子ピン８のうちの１本例え
ば端子ピン８Ｎ、端子部３と接続されない不要な
端子ピン８Ｍを残して他の端子ピン８を連結部７
より切断し電気的、機械的に分離する。この場
合、各回路基板１は２本の端子ピン８Ｎ及び８Ｍ
によつて安定して支持される。又、残つた端子ピ
ン８Ｎは、各回路基板１において同じ位置のもの
とし、即ち同電位例えばアース電位が与えられる
ような端子ピンとする。そして、この状態におい
て、各回路基板１に対して夫々所定の部品２をマ
ウントする（第２図Ｃ）。
８ａとの半田付けを行うためにその部分にフラツ
クスを塗布して半田デツプを行う。１１は半田で
ある。（第２図Ｂ及びB′） 次に、半田付けした端子ピンにおいて、その端
子部３と接続された端子ピン８のうちの１本例え
ば端子ピン８Ｎ、端子部３と接続されない不要な
端子ピン８Ｍを残して他の端子ピン８を連結部７
より切断し電気的、機械的に分離する。この場
合、各回路基板１は２本の端子ピン８Ｎ及び８Ｍ
によつて安定して支持される。又、残つた端子ピ
ン８Ｎは、各回路基板１において同じ位置のもの
とし、即ち同電位例えばアース電位が与えられる
ような端子ピンとする。そして、この状態におい
て、各回路基板１に対して夫々所定の部品２をマ
ウントする（第２図Ｃ）。
部品２をマウントして後に各回路基板に対して
動作チエツクを行う。この場合、各回路基板１に
於て１本の必要端子ピン８Ｎだけが連結部７を介
して互に共通接続されているので、この連結部７
を利用することによつて容易に動作チエツクが可
能となる。又、部品２のマウント及び動作チエツ
クが全て端子ピン８のピツチで位置決定されて行
えるので、リードフレーム７に設けた等ピツチの
透孔ｈを利用して自動化が容易となる。
動作チエツクを行う。この場合、各回路基板１に
於て１本の必要端子ピン８Ｎだけが連結部７を介
して互に共通接続されているので、この連結部７
を利用することによつて容易に動作チエツクが可
能となる。又、部品２のマウント及び動作チエツ
クが全て端子ピン８のピツチで位置決定されて行
えるので、リードフレーム７に設けた等ピツチの
透孔ｈを利用して自動化が容易となる。
次に、各回路基板１を部品２と共に樹脂モール
ド１２を施し、残つた端子ピン８Ｎ及び８Ｍを連
結部７より切断して混成集積回路１３を得る（第
２図Ｄ）。
ド１２を施し、残つた端子ピン８Ｎ及び８Ｍを連
結部７より切断して混成集積回路１３を得る（第
２図Ｄ）。
更に、斯くして得られた混成集積回路１３をプ
リント基板等のマザーボードにマウントする。即
ち、第４図Ａに示す如く、先に回路基板１の支持
として用い、既に不要となつた端子ピン８Ｍを所
定長さのところから略直角に折り曲げ、その状態
で第４図Ｂに示す如く混成集積回路１３の各端子
ピン８をマザーボード１４の各挿通孔１５に挿通
せしめる。このとき混成集積回路は折り曲げられ
た不要端子ピン８Ｍによりマザーボート１４の面
より所定位置に保持され、それ以上の端子ピン８
の挿入しすぎが防止され、又不要端子ピンの折り
曲げ部によつて混成集積回路１３の倒れが防止さ
れる。さらには、他の挿通孔に対する誤挿入が防
止される。従つて、この状態で半田デツプを行え
ば、混成集積回路１３のマザーボード１４に対す
るマウントが良好に行える。その他、第５図に示
すように不要端子ピン８Ｍを所定長さに切断し誤
挿入防止及び挿入しすぎ防止を行うようにしても
よく、さらには第６図に示すようにマザーボード
１４に穴１６を設け、不要端子ピン８Ｍを所定形
状に切断し穴１６に入れるようにする場合も考え
られる。このようにして目的とする半導体装置が
得られる。
リント基板等のマザーボードにマウントする。即
ち、第４図Ａに示す如く、先に回路基板１の支持
として用い、既に不要となつた端子ピン８Ｍを所
定長さのところから略直角に折り曲げ、その状態
で第４図Ｂに示す如く混成集積回路１３の各端子
ピン８をマザーボード１４の各挿通孔１５に挿通
せしめる。このとき混成集積回路は折り曲げられ
た不要端子ピン８Ｍによりマザーボート１４の面
より所定位置に保持され、それ以上の端子ピン８
の挿入しすぎが防止され、又不要端子ピンの折り
曲げ部によつて混成集積回路１３の倒れが防止さ
れる。さらには、他の挿通孔に対する誤挿入が防
止される。従つて、この状態で半田デツプを行え
ば、混成集積回路１３のマザーボード１４に対す
るマウントが良好に行える。その他、第５図に示
すように不要端子ピン８Ｍを所定長さに切断し誤
挿入防止及び挿入しすぎ防止を行うようにしても
よく、さらには第６図に示すようにマザーボード
１４に穴１６を設け、不要端子ピン８Ｍを所定形
状に切断し穴１６に入れるようにする場合も考え
られる。このようにして目的とする半導体装置が
得られる。
上述せる本発明によれば、半導体装置における
端子ピン８の信頼性が向上し、且つかかる半導体
装置の量産化が可能となる。すなわち、端子ピン
８はクリツプ構造をもつて回路基板１の端子部３
を挾持し、その上で半田付けされるので、爾後混
成集積回路をマザーボード１４に半田付けによつ
てマウントする場合の耐熱性が向上し、半田時の
熱で混成集積回路における端子ピン８と端子部３
間の接続関係がずれることがない。又、リードフ
レーム７をキヤリアとして一連の工程が全て自動
化できるので量産化ができコスト低下が図れる。
さらに、部品をマウントしてからの動作チエツク
が可能となるのでさらに量産化、自動化を容易な
らしめる。
端子ピン８の信頼性が向上し、且つかかる半導体
装置の量産化が可能となる。すなわち、端子ピン
８はクリツプ構造をもつて回路基板１の端子部３
を挾持し、その上で半田付けされるので、爾後混
成集積回路をマザーボード１４に半田付けによつ
てマウントする場合の耐熱性が向上し、半田時の
熱で混成集積回路における端子ピン８と端子部３
間の接続関係がずれることがない。又、リードフ
レーム７をキヤリアとして一連の工程が全て自動
化できるので量産化ができコスト低下が図れる。
さらに、部品をマウントしてからの動作チエツク
が可能となるのでさらに量産化、自動化を容易な
らしめる。
第１図Ａ〜Ｄは従来の製法を示す工程図、第２
図Ａ〜Ｄは本発明による製法の一例を示す工程
図、第２図A′及びB′は夫々第２図Ａ及びＢの断
面図、第３図Ａ及びＢは本発明の端子ピンの例を
示す拡大平面図及びその側面図、第４図Ａ及びＢ
は本発明で得た混成集積回路をマザーボードにマ
ウントする場合の工程図、第５図及び第６図は
夫々混成集積回路をマザーボードにマウントする
場合の他の例を示す斜視図である。 １は回路基板、２は部品、７はリードフレー
ム、８は端子ピンである。
図Ａ〜Ｄは本発明による製法の一例を示す工程
図、第２図A′及びB′は夫々第２図Ａ及びＢの断
面図、第３図Ａ及びＢは本発明の端子ピンの例を
示す拡大平面図及びその側面図、第４図Ａ及びＢ
は本発明で得た混成集積回路をマザーボードにマ
ウントする場合の工程図、第５図及び第６図は
夫々混成集積回路をマザーボードにマウントする
場合の他の例を示す斜視図である。 １は回路基板、２は部品、７はリードフレー
ム、８は端子ピンである。
Claims (1)
- 【特許請求の範囲】 １ 混成集積回路がマザーボードに取り付けられ
てなる半導体装置の製造方法において、 複数の端子ピンが夫々１端で連結部を介して連
結されてなる櫛歯形リードフレームの該端子ピン
に対して複数の回路基板を接続する工程と、 上記各回路基板に対応して少くとも２本の端子
ピンを残して他の端子ピンを上記連結部より分離
する工程と、 上記連結部を利用して部品がマウントされた上
記回路基板に対して動作チエツクを行なう工程
と、 残された上記の少なくとも１本の端子ピンを上
記連結部より分離する工程と、 上記回路基板とは電気的に接続されていない少
くとも１本の端子ピンにより上記回路基板よりな
る混成集積回路をマザーボードに対して位置決め
する工程と、 上記混成集積回路を上記マザーボードにマウン
トする工程 を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9077378A JPS5518034A (en) | 1978-07-25 | 1978-07-25 | Method of fabricating hybrid integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9077378A JPS5518034A (en) | 1978-07-25 | 1978-07-25 | Method of fabricating hybrid integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5518034A JPS5518034A (en) | 1980-02-07 |
| JPS6130745B2 true JPS6130745B2 (ja) | 1986-07-15 |
Family
ID=14007915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9077378A Granted JPS5518034A (en) | 1978-07-25 | 1978-07-25 | Method of fabricating hybrid integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5518034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411446U (ja) * | 1987-07-09 | 1989-01-20 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190339A (en) * | 1981-05-19 | 1982-11-22 | Pioneer Electronic Corp | Manufacture of printed circuit board unit |
| JPS58147138A (ja) * | 1982-02-26 | 1983-09-01 | Hitachi Condenser Co Ltd | プリント配線板の製造方法 |
| JPS6364349A (ja) * | 1986-09-04 | 1988-03-22 | Sharp Corp | 半導体装置の製造方法 |
| JPWO2014021212A1 (ja) * | 2012-07-31 | 2016-07-21 | 株式会社村田製作所 | アクチュエータ装置の製造方法及びアクチュエータ装置 |
-
1978
- 1978-07-25 JP JP9077378A patent/JPS5518034A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411446U (ja) * | 1987-07-09 | 1989-01-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5518034A (en) | 1980-02-07 |
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