JPS6142965A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、スイッチング機能や電気４ｍ号増幅機能を利
用する電界効果トランジスタ（以下ｒＦＥＴ」と記す）
に関するものである。

従来例の構成とその問題点 近年、トランジスタの高集積化の要求は益々高くなり、
その目的に最も適したＦＥＴの利用は著しい、実に、高
速動作性を求めて、現在の主流材料であるＳｉからＧ　
ａ　Ａ　ｓへと開発分野は拡大しつつある。

第１図にＦＥＴの代表例としてｎ−Ｍｏ５−８ｉトラン
ジスタの従来例を示す、低不純物濃度の　ｎ−−５ｉ基
板（１）に、高不純物濃度のｎ”−５ｉの部分拡散層（
２）　（３）を形成し、この部分拡散層（２）　（３）
にオーム性電極（４）　（５）を設ける０部分拡散Ｍ（
２）と（３）との間隙上の表面にＳｉｎ、薄膜（６）を
設け、その上に電極（７）を設ける。オーム性電極（４
）　（５）間に電圧を印加し、正側をドレーン、負側を
ソースとなす。電極（７）がソースと同電位にあるとき
は、ドレーンとリースとの間に電流はほとんど流れない
、電極（７）をソースに対して正にバイアスすると、Ｓ
ｉｏ、薄膜（６）直下のＳｉの表面附近にｎチャネルが
生じ、オーム性電極（４）　（５）間に電流が流れる。

電極（７）をゲートと称し、ゲート電圧によって、ソー
スとドレーンとの間の電流制御をなすのが、ＦＥＴ動作
の基本原理である。

ＦＥＴ動作の高速性は、ソースとドレーンとの間の距離
即ちゲート長りによってほぼ決まり、Ｌが小さい程よい
。到達できるＬの最小値は、マスクによってソースとド
レーンとの間を分離するフォトリソグラフィー技術によ
って決まる。比較的容易に得られる現状の最小値は１μ
ｍである。そして、未来像とされているシンクロトロン
放射（ＳＯＲ）技術という最高の手段を用いても、到達
できるＬは０．２μｍａ度が限界である。このことが、
従来のＦＥＴ構造の全てに共通した第１の欠点である。

更に、Ｌの減少はゲートへの配線の線幅を狭くし、その
結果、配線、抵゛抗を増加させてＦＥＴの高速性を低下
させるし、又、断線不良を起りやすくする。これが第２
の欠点である。

第３の欠点は、ショートチャネル効果と呼ばれるもので
ある。即ち、Ｌが小さくなっても、ソースとドレーンと
の間に印加される電圧は一定であるために、チャネル内
に高電界が加わり、通過するキャリヤは高エネルギーを
持つに至る。このホットキャリヤはすぐ近（にあるＳｉ
ｎ、薄膜（６）からなるゲート酸化膜に捕えられる。こ
の電子の捕獲は、酸化膜を帯電させ、ＦＥＴ特性の経時
変化を起こさせる。

発明の目的 本発明は上記従来の欠点を解消するもので、著しく小さ
いゲート長りを得ることを容易にし、Ｌを小さくするこ
とに伴う配線抵抗の増加を回避し、かつショートチャネ
ル効果の欠点を除去した。超高速動作を行う三次元構造
の新しい電界効果トランジスタを提供することを目的と
する。

発明の構成 上記目的を達成するため、本発明の電界効果トランジス
タは、ウェーハの厚さ方向に所望の導電型の高導電層と
低伝導層と高導電層とをこの順に積層し、前記両高導′
Ｒ暦の面にそれぞれオーム性電極を設けてソース及びド
レーンとなし、前記高導電層のうちいずれか一方及び低
導電層の側面にこれら高導電層及び低導電層とは反対の
導電型の領域を形成し、この領域にオーム性電極を設け
てゲートとなしたものである。

かかる構成によれば、ゲート層の厚さ、即ちゲート長は
エピタキシアル成長技術によって１００人まで薄くでき
るので、超高速のＦＥＴ動作を達成できると同時に、ゲ
ート配線の線幅はゲート長によって制約を受けず適当な
値に設定でき、その上、ゲート酸化膜や結晶界面が動作
層近傍に存在しないためホットキャリヤ捕獲の起きない
電界効果１〜ランジスタが得られる。

実施例の説明 以下、本発明の一実施例について、図面に栽づいて説明
する。

第２図は本発明の一゛実施例における電界効果トランジ
スタの断面図で、（８）は１０”ａｍ−’の不純物濃度
のｎ”−ＧａＡｓ基板、（９）は１０”ｃｎ＋−’の不
純物濃度で厚さ２μｍのｎ”　　ＧａＡｓのバッファ層
。

（１０）は不純物濃度１０１１０ｌ４”で厚さ０．ｌμ
ｒｎのｎＩＩ−Ｇ　ａ　Ａ　ｓの動作層、（１１）は不
純物濃度１０１１０ｌ７’で厚さ２μｍのｎ”−ＧａＡ
ｓｆｆ、（１２）は不純物濃度１０”ｃｍ−’で厚さ３
．６層ｍのｐ　”　−Ｇ　ａ　Ａ　ｓ層、　（１３）　
（１４）はＡｕ／Ｚｎアロイのオーム性電極、　（１５
）はＡ　ｕ　／　Ｇ　ｅ／Ｎｉアロイのオーム性電極、
（１６）は厚さ３０００人のＳ　ｉ　Ｏ、膜であり、ソ
ースとドレーンとの領域端の距離は２μｍである。

次に動作を説明する。いま、オーム性電極（１５）をオ
ーム性電ｔｉｉ　（１４）に対して正にバイアスし、オ
ーム性電極（１５）をドレーン、オーム性電極（１６）
をソースとする。オーム性電極（１３）をオーム性電極
（１４）と同電位にすると、ドレーンからソースへ電流
が流れる０次にオーム性電極（１３）をオーム性電極（
１４）に対して負にバイアスすると、ｐ”−ＧａＡｓ層
（１２）の２層とバッファ層（９）及び動作層（１０）
ならびにｎ　”　−ＧａＡｓ）ｆｌ　（１１）の８層と
の境界がら空乏１が広がる。空乏層の厚さは、不純物濃
度が最小である動作層（ｉｏ）の中′Ｃ最も広く広がり
、ドレーンとソースとの間の電流の通過を遮断しようと
する。即ち、オーム性電極（１３）はゲートとして機能
し、そのゲート電圧によって、ドレーンとソースとの間
の電流が制御され、ノーマリイ・オン型の電界効果トラ
ンジスタが得られる。ゲート電圧を一定にして、ドレー
ン電圧を増加してゆ°くと、ｐ　”　−Ｇ　ａ　Ａ　ｓ
ｌ　（１２）の２層とバッファ層（９）及び動作層（１
０）ならびにｎ”−ＧａＡｓ層（１１）の０層との間は
、同じく、逆方向電圧が印加されて空乏層が広がり、電
流通過を遮断しようとする。従って、ドレーン電流はド
レーン電圧の増加と共に飽和してゆく。即ち、この電界
効果トランジスタの電圧−電流特性は５極管特性を示す
、この飽和の速さは、ｎ！！Ｊの不純物濃度を小さくす
れば大きくなる。

この電界効果トランジスタの最大周波数は１００　Ｇ七
である。

次に上記電界効果トランジスタの製造方法について第３
図を用いて説明する。第３図（Ａ）に示すように、ｎ”
−ＧａＡｓ基板（８）の上に、厚さ２４ｍのｎ”−Ｇａ
Ａｓのバッファ層（９）を形成し、次にその上に厚さ０
．１μｍのｎ’　　ＧａＡｓの動作層（１０）を形成し
、最後にその上に厚さ２μｍのｎ”−ＧａＡ　ｓ　ｌ　
（１１）をＭＯＣ，ＶＤ法で形成する。このウェーハを
、第３図（Ｂ）に示すように、バッファ層（９）を０．
５μｍ残す程度にプラズマエツチングして。

ストライプ状のメサを作る。このウェーハ上に、第３図
（Ｃ）に示すように、ＭＯＣＶＤ法でｐ”−Ｇ　ａ　Ａ
　ｓ層（１２）を形成すると、斜線で示すように平坦で
ない面が形成される。エツチングによって、この不要な
斜線部分を除去し、かつ１面が平坦になるようにする。

最後に、ＳｉＯ□マスクによって。

Ａｕ／Ｚｎをｐ”−ＧａＡｓ層（１２）の面上に蒸着し
、同様にして、Ａｕ／Ｇｅ／Ｎｉをｎ”−ＧａＡｓ層（
１１）の面上に蒸着し、更にＡｕ／Ｇｅ／Ｎｉをｎ”−
ＧａＡｓ基板（８）の面にも蒸着した後、これらをアロ
イをして、上記電界効果トランジスタが完成される。

このように本実施例によれば、ゲート長は動作ｆｆｉ　
（１０）の厚さであり、この厚さはエピタキシアル成長
技術で決まり、従来のＦＥＴの場合のようにフォトリソ
ブラフィ技術の制約を受けない、現在のエピタキシアル
技術は層の厚さを１００人程度にまで薄くすることがで
き、この値はフォトリジグラフィ技術が許す最小のゲー
ト長よりも１桁以上小さい。層の厚さを薄くすれば、そ
の比抵抗を大きくする必要があり、これは良好な結晶を
得るのに好ましい方向である。一方、ゲートによる制御
は、ＭｏＳ　　ＦＥＴやＭＥＳ　　ＦＥＴ（７）場合ノ
ヨウに異種材料との不自然な界面接触を通してなされる
のでないため、動作層（１０）の中で高エネルギー化し
た電子がこのＦＥＴの経時変化をきたすような原因を全
く持たない。また、オーム性電極（１３）からなるゲー
ト電極の幅は、グー１−長と全く無関係に適当な幅に選
べるので、通常のＦＥＴの場合のように、ゲート長の縮
小に必然的に伴う配線抵抗の増加がなく、これはＦＥＴ
の集積の際に有利となる。

なお上記実施例においては、材料をＧａＡｓとしたが、
材料はこれに限られることなく、ＳｉやＧｅのような単
体半導体、工ｎＰやＧａｒｂのような化合物半導体等の
全ての材料を用いることができる。

又、上記実施例におけるｎ側とｎ側とをそれぞれＰ側と
ｎ側とに置き換えた相補的な構造も可能である。

更に、上記実施例における製作で用いたＭＯＣＶＤ法は
、液相エピタキシアル法、ＭｎＥ法、不純物拡散法、イ
オンインプランテーション法等で。

部分的にあるいは全体的に置き換えてもよい、特に、上
記実施例におけるエツチングとそれに続く９０層のＭＯ
ＣＶＤ形成は、Ｐ０部分外表面をＳｉｏ２でマスクして
ｐ型不純物拡散を行うか、ｐ型不純物をイオンインプラ
ンテーションすることで置きかえるのも、優れた方法で
ある。この方法は。

特に、Ｓｉを用いる場合に有利となる。

発明の詳細 な説明したように１本発明によれば、超高速である上に
、ショートチャネル効果がなく、しかも配線抵抗を充分
に低下させ得る電界効果トランジスタを得ることができ
る。

【図面の簡単な説明】

第１図は従来のｎ−ＭｏＳ−８ｉ−ＦＥＴの断面図、第
２図は本発明の一実施例におけるＦＥＴの断面図、第３
図は同ＦＥＴの製造工程を説明する断面図である。 （８）・・・ｎ”−ＧａＡｓ基板、（９）・・・バッフ
ァ層。 （１０）−・・動作層、（１１）−ｎ”　−’ＧａＡｓ
層、　（１２）　°＝　ｐ　”−ＧａＡｓＦＩＪ、（１
３）　〜（１５）−・・オーム性電極、（１６）・・・
ＳｉＯ，ｌ漠 代理人　　　森　　本　　義　　私 記１図 第２図

Claims (1)

【特許請求の範囲】
1. １、ウェーハの厚さ方向に所望の導電型の高導電層と低
   伝導層と高導電層とをこの順に積層し、前記両高導電層
   の面にそれぞれオーム性電極を設けてソース及びドレー
   ンとなし、前記高導電層のうちいずれか一方及び低導電
   層の側面にこれら高導電層及び低導電層とは反対の導電
   型の領域を形成し、この領域にオーム性電極を設けてゲ
   ートとなした電界効果トランジスタ。