JPH0612801B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0612801B2 JPH0612801B2 JP56134866A JP13486681A JPH0612801B2 JP H0612801 B2 JPH0612801 B2 JP H0612801B2 JP 56134866 A JP56134866 A JP 56134866A JP 13486681 A JP13486681 A JP 13486681A JP H0612801 B2 JPH0612801 B2 JP H0612801B2
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- Japan
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- type
- substrate
- wale
- effect transistor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 この発明は微細化を可能にする相補型電界効果トランジ
スタを有する半導体装置およびその製造方法に関するも
のである。
スタを有する半導体装置およびその製造方法に関するも
のである。
相補型電界効果トランジスタデバイスは標準の電界効果
デバイスより相当に消費電力が少ない利点があるため、
最近の高密度集積回路化に伴い、従来の電界効果トラン
ジスタデバイスが補相型電界効果トランジスタに置きか
えられるようになつた。しかし、この相補型電界効果ト
ランジスタデバイスはＰ型チヤンネル電界効果トランジ
スタとＮ型チヤンネル電界効果トランジスタとを同一基
板上に形成するため、一般的に単純なＮ型、あるいはＰ
型の電界効果トランジスタデバイスと比較してパターン
が大きく、動作速度が遅い。しかし、最近では微細加工
技術の向上に伴い、個々のトランジスタが微細化され、
高速性能が得られるようになつた。ところで、第１図に
示す相補型電界効果トランジスタデバイスにおいて、Ｐ
型チヤンネル電界効果トランジスタとＮ型チヤンネル電
界効果トランジスタとを接近させると、寄生のPNP型お
よびNPN型のバイポーラ型トランジスタの電流増幅率が
大きくなり、PNPN型およびNPNP型寄生サイリスタの動作
が容易となる。すなわち、もし出力端子から正電圧のノ
イズが入つた場合、Ｎ型ウエール(2)中の出力端子に接
続するＰ型拡散層(6)からホールが注入され、このＮ型
ウエール(2)中で少数キヤリアとなる。ここで、微細化
のために、Ｎ型ウエール(2)の拡散層を浅くすると、少
数キヤリアはＰ型基板(1)へ抜ける確立が高くなる。つ
まり、寄生NPNトランジスタの電流増幅率が高くなる。
Ｐ型基板(1)にホールが注入されると、電源電圧ＶSSが
印加するためＮ型拡散層(7)よりホールと再結合するた
めに電子が注入され、Ｐ型基板(1)では少数キヤリアと
なり、一部の電子はＮ型ウエール(2)に到達する。つま
り、微細化のために、Ｎ型ウエール(2)とＰ型電界効果
トランジスタを近づけると、寄生NPNトランジスタの実
効ベース幅が狭くなつて、Ｎ型ウエール(2)に電子が逆
注入されやすくなる。もしＮ型ウエール(2)に多量の電
子が注入すると、このＮ型ウエール(2)のＰ型拡散層(6)
からホールが注入され、一部はＮ型ウエール(2)を通過
し、Ｐ型基板(1)に注入され、その結果ますますＮ型ウ
エール(2)に電子が注入され、最後には電源電圧ＶCCと
電源電圧ＶSSとに定常的な電流が流れ、いわゆるラツチ
アツプ現象が生ずる。また、もし出力端子に負の電圧の
ノイズが加わつた場合は最初にＮ型チヤンネル電界効果
トランジスタの出力端子に接続されているＮ型拡散層
(7)から電気注入され、最後にラツチアツプが起きる。
このラツチアツプ現象はウエールをＰ型にしても同様に
起きる。なお、第１図において、(3)は分離酸化膜、(4)
はゲート酸化膜、(5)は多孔質シリコン、(8)はリンガラ
ス膜、(9)は電極である。
デバイスより相当に消費電力が少ない利点があるため、
最近の高密度集積回路化に伴い、従来の電界効果トラン
ジスタデバイスが補相型電界効果トランジスタに置きか
えられるようになつた。しかし、この相補型電界効果ト
ランジスタデバイスはＰ型チヤンネル電界効果トランジ
スタとＮ型チヤンネル電界効果トランジスタとを同一基
板上に形成するため、一般的に単純なＮ型、あるいはＰ
型の電界効果トランジスタデバイスと比較してパターン
が大きく、動作速度が遅い。しかし、最近では微細加工
技術の向上に伴い、個々のトランジスタが微細化され、
高速性能が得られるようになつた。ところで、第１図に
示す相補型電界効果トランジスタデバイスにおいて、Ｐ
型チヤンネル電界効果トランジスタとＮ型チヤンネル電
界効果トランジスタとを接近させると、寄生のPNP型お
よびNPN型のバイポーラ型トランジスタの電流増幅率が
大きくなり、PNPN型およびNPNP型寄生サイリスタの動作
が容易となる。すなわち、もし出力端子から正電圧のノ
イズが入つた場合、Ｎ型ウエール(2)中の出力端子に接
続するＰ型拡散層(6)からホールが注入され、このＮ型
ウエール(2)中で少数キヤリアとなる。ここで、微細化
のために、Ｎ型ウエール(2)の拡散層を浅くすると、少
数キヤリアはＰ型基板(1)へ抜ける確立が高くなる。つ
まり、寄生NPNトランジスタの電流増幅率が高くなる。
Ｐ型基板(1)にホールが注入されると、電源電圧ＶSSが
印加するためＮ型拡散層(7)よりホールと再結合するた
めに電子が注入され、Ｐ型基板(1)では少数キヤリアと
なり、一部の電子はＮ型ウエール(2)に到達する。つま
り、微細化のために、Ｎ型ウエール(2)とＰ型電界効果
トランジスタを近づけると、寄生NPNトランジスタの実
効ベース幅が狭くなつて、Ｎ型ウエール(2)に電子が逆
注入されやすくなる。もしＮ型ウエール(2)に多量の電
子が注入すると、このＮ型ウエール(2)のＰ型拡散層(6)
からホールが注入され、一部はＮ型ウエール(2)を通過
し、Ｐ型基板(1)に注入され、その結果ますますＮ型ウ
エール(2)に電子が注入され、最後には電源電圧ＶCCと
電源電圧ＶSSとに定常的な電流が流れ、いわゆるラツチ
アツプ現象が生ずる。また、もし出力端子に負の電圧の
ノイズが加わつた場合は最初にＮ型チヤンネル電界効果
トランジスタの出力端子に接続されているＮ型拡散層
(7)から電気注入され、最後にラツチアツプが起きる。
このラツチアツプ現象はウエールをＰ型にしても同様に
起きる。なお、第１図において、(3)は分離酸化膜、(4)
はゲート酸化膜、(5)は多孔質シリコン、(8)はリンガラ
ス膜、(9)は電極である。
このように従来の相補型電界効果トランジスタを有する
半導体装置ではＰ型電界効果トランジスタとＮ型電界効
果トランジスタとが接近することにより、小さいノイズ
によつてもラツチアツプが起こる。したがつて、このラ
ツチアツプを防ぐためにはこのＰ型およびＮ型の電界効
果トランジスタをある程度難しくしておく必要があり、
微細化のさまたげとなる欠点があつた。
半導体装置ではＰ型電界効果トランジスタとＮ型電界効
果トランジスタとが接近することにより、小さいノイズ
によつてもラツチアツプが起こる。したがつて、このラ
ツチアツプを防ぐためにはこのＰ型およびＮ型の電界効
果トランジスタをある程度難しくしておく必要があり、
微細化のさまたげとなる欠点があつた。
したがつて、この発明の目的は微細化が可能であり、し
かもラツチアツプを有効に抑制することができる半導体
装置およびその製造方法を提供するものである。
かもラツチアツプを有効に抑制することができる半導体
装置およびその製造方法を提供するものである。
このような目的を達成するため、この発明は半導体基板
表面からウエール深さ近傍までに形成される無欠陥層お
よびこの無欠陥層につながり基板内部に形成した結晶欠
陥層からなる半導体基板上に相補型電界効果トランジス
タを形成するものであり、以下実施例を用いて詳細に説
明する。
表面からウエール深さ近傍までに形成される無欠陥層お
よびこの無欠陥層につながり基板内部に形成した結晶欠
陥層からなる半導体基板上に相補型電界効果トランジス
タを形成するものであり、以下実施例を用いて詳細に説
明する。
第２図はこの発明に係る半導体装置およびその製造方法
の一実施例を示す断面図である。同図において、(10)は
表面からウエール深さ近傍まで形成された無欠陥層(10
a)および内部に形成された結晶欠陥層(10b)とを備えた
Ｐ型基板である。
の一実施例を示す断面図である。同図において、(10)は
表面からウエール深さ近傍まで形成された無欠陥層(10
a)および内部に形成された結晶欠陥層(10b)とを備えた
Ｐ型基板である。
次に、上記厚生による半導体装置のラツチアツプが有効
に抑制される動作について説明する。例えば出力端子に
正電圧のノイズが入つた場合、Ｎ型ウエール(2)中の出
力端子に接続されているＰ型拡散層(6)からホールが注
入され、一部はＰ型基板(10)に中されるが、このＰ型基
板(10)の結晶欠陥層(10a)により再結合され、ラツチア
ツプが起こりにくくなる。例えばＰ型基板(10)にホール
が残つて、Ｎ型チヤンネル電界効果トランジスタのＮ型
拡散層(7)から電子が注入されても、電子が結晶欠陥層
(10b)で再結合され、ラツチアツプを防ぐことができ
る。また、例えば出力端子に負電圧のノイズが入つた場
合も同様に、Ｎ型電界効果トランジスタの出力端子に接
続されているＮ型拡散層(7)から注入された電子は結晶
欠陥層(10b)で結合され、Ｎ型ウエール(2)から逆注入さ
れるホールも再結合されてラツチアツプが防止される。
また、能動領域は無欠陥層(10a)に形成されているた
め、易動度の低下，リーク電流の増大はないことはもち
ろんである。
に抑制される動作について説明する。例えば出力端子に
正電圧のノイズが入つた場合、Ｎ型ウエール(2)中の出
力端子に接続されているＰ型拡散層(6)からホールが注
入され、一部はＰ型基板(10)に中されるが、このＰ型基
板(10)の結晶欠陥層(10a)により再結合され、ラツチア
ツプが起こりにくくなる。例えばＰ型基板(10)にホール
が残つて、Ｎ型チヤンネル電界効果トランジスタのＮ型
拡散層(7)から電子が注入されても、電子が結晶欠陥層
(10b)で再結合され、ラツチアツプを防ぐことができ
る。また、例えば出力端子に負電圧のノイズが入つた場
合も同様に、Ｎ型電界効果トランジスタの出力端子に接
続されているＮ型拡散層(7)から注入された電子は結晶
欠陥層(10b)で結合され、Ｎ型ウエール(2)から逆注入さ
れるホールも再結合されてラツチアツプが防止される。
また、能動領域は無欠陥層(10a)に形成されているた
め、易動度の低下，リーク電流の増大はないことはもち
ろんである。
次に、前記Ｐ型基板(10)の製造方法について第３図(a)
および第３図(b)を参照して説明する。まず、ＣＺ基板
を適当な低温熱処理を行なうと、第３図(a)に点(11)で
示すように、結晶欠陥の核を含んだ基板(12)が得られ
る。この基板(12)を高温で熱処理を行なうと、基板(12)
の表面近くでは酸素が外方拡散して核がつぶれ無欠陥層
(10a)が得られる。一方、この基板(12)の内部では核が
成長し、第３図(b)に示すように、結晶欠陥層(10b)が形
成される。なお、上記無欠陥層(10a)の幅は熱処理方法
によつて制御することができ、通常は第２図に示したよ
うに、Ｎ型ウエール(2)の拡散層の深さと同じ程度に形
成される。
および第３図(b)を参照して説明する。まず、ＣＺ基板
を適当な低温熱処理を行なうと、第３図(a)に点(11)で
示すように、結晶欠陥の核を含んだ基板(12)が得られ
る。この基板(12)を高温で熱処理を行なうと、基板(12)
の表面近くでは酸素が外方拡散して核がつぶれ無欠陥層
(10a)が得られる。一方、この基板(12)の内部では核が
成長し、第３図(b)に示すように、結晶欠陥層(10b)が形
成される。なお、上記無欠陥層(10a)の幅は熱処理方法
によつて制御することができ、通常は第２図に示したよ
うに、Ｎ型ウエール(2)の拡散層の深さと同じ程度に形
成される。
なお、上記実施例ではＰ型基板を用いてＮ型ウエールを
形成したが、Ｎ型基板を用いてＰ型ウエールを形成して
もよいことはもちろんである。また、ウエール形成前で
の熱処理によつて結晶欠陥層を設けているが、ウエール
形成後での熱処理によつて設けてもよいことはもちろん
である。また、熱処理ではなく、イオン注入などのダメ
ツジによつて結晶欠陥層を形成してもよいことはもちろ
んである。
形成したが、Ｎ型基板を用いてＰ型ウエールを形成して
もよいことはもちろんである。また、ウエール形成前で
の熱処理によつて結晶欠陥層を設けているが、ウエール
形成後での熱処理によつて設けてもよいことはもちろん
である。また、熱処理ではなく、イオン注入などのダメ
ツジによつて結晶欠陥層を形成してもよいことはもちろ
んである。
以上詳細に説明したように、この発明に係る半導体装置
によればノイズによつてキヤリアが異常発生しても、結
晶欠陥層によつて再結合させられ、ラツチアツプが起き
ない。このため、微細なパターン形成が可能になり、高
速動作が可能になると共に製造の歩留りが高くなるなど
の効果がある。
によればノイズによつてキヤリアが異常発生しても、結
晶欠陥層によつて再結合させられ、ラツチアツプが起き
ない。このため、微細なパターン形成が可能になり、高
速動作が可能になると共に製造の歩留りが高くなるなど
の効果がある。
第１図は従来の相補型電界効果トランジスタを示す断面
図、第２図はこの発明に係る半導体装置の一実施例を示
す断面図、第３図(a)および第３図(b)は第２図に示す基
板の製造方法の一実施例を示す平面図である。 (1)……Ｐ型基板、(2)……Ｎ型ウエール、(3)……分離
酸化膜、(4)……ゲート酸化膜、(5)……多孔質シリコ
ン、(6)……Ｐ型拡散層、(7)……Ｎ型拡散層、(8)……
リンガラス層、(9)……電極、(10)……Ｐ型基板、(10a)
……無欠陥層、(10b)……結晶欠陥層、(11)……点、(1
2)……基板。 なお、同一符号は同一または相当部分を示す。
図、第２図はこの発明に係る半導体装置の一実施例を示
す断面図、第３図(a)および第３図(b)は第２図に示す基
板の製造方法の一実施例を示す平面図である。 (1)……Ｐ型基板、(2)……Ｎ型ウエール、(3)……分離
酸化膜、(4)……ゲート酸化膜、(5)……多孔質シリコ
ン、(6)……Ｐ型拡散層、(7)……Ｎ型拡散層、(8)……
リンガラス層、(9)……電極、(10)……Ｐ型基板、(10a)
……無欠陥層、(10b)……結晶欠陥層、(11)……点、(1
2)……基板。 なお、同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】半導体基板と、前記基板の表面には選択的
に形成されたウェール領域と、前記ウェール領域と同じ
程度の深さに形成された結晶無欠陥層とが設けられ、前
記基板内部には前記結晶無欠陥層につながって形成され
た結晶欠陥層が設けられ 前記ウェール領域および結晶無欠陥層が設けられた前記
半導体基板上に相補型電界効果トランジスタが備えられ
たことを特徴とする半導体装置。 - 【請求項２】半導体基板に低温熱処理を行い結晶欠陥の
核を含む基板とする工程と、前記基板に高温熱処理を行
い後工程で形成するウェール領域と同じ程度の深さに前
記基板表面に結晶無欠陥層を形成する工程と、前記基板
表面に選択的にウェール領域を形成する工程と、前記基
板表面のウェール領域および無結晶欠陥層に相補型電界
効果トランジスタを形成する工程とを備えたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134866A JPH0612801B2 (ja) | 1981-08-25 | 1981-08-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134866A JPH0612801B2 (ja) | 1981-08-25 | 1981-08-25 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5834959A JPS5834959A (ja) | 1983-03-01 |
| JPH0612801B2 true JPH0612801B2 (ja) | 1994-02-16 |
Family
ID=15138299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56134866A Expired - Lifetime JPH0612801B2 (ja) | 1981-08-25 | 1981-08-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612801B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143563A (ja) * | 1982-02-22 | 1983-08-26 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS615568A (ja) * | 1984-05-22 | 1986-01-11 | Mitsubishi Electric Corp | 相補型ｍｏｓ集積回路の製造方法 |
| JPH0525267Y2 (ja) * | 1985-12-23 | 1993-06-25 | ||
| FR2623332B1 (fr) * | 1987-11-18 | 1994-09-23 | Intersil Inc | Circuit integre cmos et procede de fabrication |
-
1981
- 1981-08-25 JP JP56134866A patent/JPH0612801B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5834959A (ja) | 1983-03-01 |
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