JPS62126367A - 論理用集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は論理用集積回路（以下論理用ＬＳＩ回路という
）、特に内部論理回路ならびに接続された周辺の論理回
路の試験を容易にするための論理用１．ＳＩ回路に関す
る。

（従来の技術） 従来、論理用ＬＳＩ回路または複数の論理用ＬＳＩ回路
を接続して論理用の電子回路パッケージを構成し、これ
らの重子回路パッケージまたは複数の電子回路パブケー
ジを接続１．て機能装置を構成する方法が多用されてい
る。このような電子回路パッケージにおいて、パッケー
ジの正常性あるいは故障診断の試験のために、パッケー
ジの入力端子に複数の入カバターンを与え、それぞれの
入カバターンに対応して高力端子から得られる化カバタ
ーンが期待通りであるかどうかを調べる方法がとらｔｌ
ている。

（発明が解決しようとする問題点） し５かしながら、電子回路パッケージを構成する論理用
ＬＳＩ回路の数が多いとか、論理用ＬＳＩ１ｊ路の内部
論理回路が大規模になるに従い、電子回路パッケージの
試験のために大量の入力バタンを与えなければ、故障の
判定はもとより、故障場所（故障論理用ＬＳＩ回路）を
特定することができす、試験用に大型のコンピュータを
要するとか、長時間を要するという問題点を有している
。

本発明の目的は上記の問題点を除去し、使用する論３”
ＩＩ用ＬＳＩ回路の少なくとも１個の入出力線に、それ
ぞれパラレルイン・パラレルアウトのできるシフトレジ
スタを設けることＫよシ、必要に応じ電子回路パッケー
ジの内部を切分けて、データ（試験バタン）を出入れす
ることができて試験を容易にする論理用り、８Ｉ回路を
提供することにある。

（問題点を解決するための手段） オ発明は複数の入力線と覆砂の出力線とを有する論理用
ＬＳＩ回路において、入力機と内部論理回路とのｍｌ、
ならびに内部論理回路と出力線との間にパラレルイン・
パラレルアウトのできるシフトレジスタを設け、入力線
側に設けたシフトアウト線と出力１仙１に設けたシフト
イン線とを接続する。またこの２組のシフトレジスタの
モードを同時に切替えるモード切替えを有し、さらにま
たこの２組のシフトレジスタに入力されるクロック信号
線と、このクロック信号を同時に制御するクロック制御
線を有して構成される。

通常、本論理用ＬＳＩ回路は他の論理用ＬＳＩ回路とＭ
、列に接続されて電子回路パッケージを構成し１通常の
論理動作においては、本論理用ＬＳＩ回路の前記のシフ
トレジスタのパラレルイン端子に与えられた入力は、そ
のま＼パラレルアウト端子から出力され、これらのシフ
トレジスタは論理演算には関与しない。しかし本論理用
ＬＳＩ回路にモード切替信号が与えられると、パラレル
イン端子に与えられる入力は遮断されて、入力側に設け
たシフトレジスタのシフトイン線から直列にデータを入
力して、出力側のシフトレジスタと入力側のシフトレジ
スタにデータをセットすることができる。このあとこの
電、子回路パッケージの演算用クロックによっては、ク
ロック制御線によってシフトレジスタへのクロックを一
旦停止し、セットされた入力データに基づいて論理用Ｌ
８Ｉを動作し、本論テ用ＬＳＩの前段力・らの出力を入
力側に設けられたシフトレジスタに取込み、また本論理
用ＬＳＩでの演算結果を出力線側のシフトレジスタに取
込んで、再びシフトモードに切替えてこれらのシフトレ
ジスタの内容を、出力線側のシフトアウト線から直列の
データとして外部に増出すことができる。またこの時に
電子回路パッケージの並列入カバターンも設定し、並列
出カバターンも入手することにより、本論理用ＬＳＩの
内部演算の→ならず、側周辺の論理用ＬＳＩの演ａ結果
も同時に入手でき、電子回路パッケージを分割した試験
を多量の中間端子を設けることなく、また少ない試験用
パターンで同時に試験することができる。

（実施例） 以下、木琴ｉ％の実施例について図面を参照して詳細に
訝°明する。

第１図は本発明の一実施例のブロック図で、複数の入力
線と複数の出力線とを有する論理用ＬＳＩ回路において
、入力線仰１と出力線仰ｌとに、それぞれパラレルイン
・パラレルアウトのできるシフトレジスタを設けた場合
を示している。

図において、入力ｍ　（１１＋１にパラレルイン・パラ
レルアウトのでさるシフトレジスタ（以下ＡＳＩ（、Ｇ
）１が設けられ、パラレル入力線ＡＡ、ＡＢ・・・ＡＭ
とこの入力機に対応するパラレル出力、＠！ＡＱＡ。

ＡＱＢ・・・ＡＱＭと、シフトイン線ＳＩＮと金有し、
出力線ＡＱＡはシフトアラ１−ａｉＡｓＯ’ｌ”ｉ兼ね
ている。またパラレル出力線は内部論理回路（以下ＬＳ
ＩＡ）２に人力され、ｌ、５ＩＡ２の出力縁上出力線１
１１１に設けられたパラレルイン・パラレルアウトので
きるシフトレジスタ（以下ＢＳＨ，Ｇ）３のパラレル入
力ｉＨＡ、ＢＢ・・・ＢＮに接続されている。

またＨ２ＢＯ３のパラレル出力？ｆＭＢＱＡ、ＨＱＨ・
・・ＢＱＮがパラレル入力機と対応して設けられ、シフ
トイン、ＩＪＢＩＮがＡＳＩもＧ１のシフトアウト＃Ａ
Ｓ　ＯＴと接続きれ、シフトアウト線ｓ　ｏ　’ｒが出
力線ＢＱＡと兼ねている。−万モード切替線（以下ＭＤ
ＳＷ）　４がＡｓ）ｌ、Ｇｌお工びＢＳＲＧ３のモード
切替入力線に接続され、クロック線（以下ＣＬＫ）がゲ
ー）ＧＡを介して同じ（ＡＳＲＧＩお工ひＢ８几Ｇ３　
に入力されている。ゲートＧＡの別の入力端子にはクロ
ック制御ｉ（以下ＣＩ、ＫＣ）に否定入力が接続されて
いるう 以上のｍ成において、Ｍｌ）ＳＷ　４に論理値”０”が
与えられていると＠は、ＡＳＲＧＩおよびＢ　８１（、
Ｇ３は共にそれぞれ内部に有する選択ゲー）ＳＥＬによ
りパラレルモードに設定され、それぞれの入力はそれぞ
れの選択ゲート５ＥＬＫ接続されたＤ型フリップ７０ツ
ブに与えられ、常時ＣＩ、に６がら与えられるクロック
の立上りで入力全保持し、クロックの立下りで保持信号
全出力する。ｌおＣＬＫ５は常時論ｆＭ！ｉ＋（ｉが”
０”で、クロックを停止させる時のみ＠１”が入力され
る。従ってＭＤＳＷ４が０”の時ＦｉＬＳＩＡ２は前段
からのパラレル入力を受けて、論理演算を行ないパラレ
ル出力全後段に送出することになる。

次にＭＤＳＷ４に論理値＠１”が与えられたときは、Ａ
Ｓｌ（Ｇ１お↓びＢＳ几Ｇ３は共にそれぞれ上記の選択
ゲート８ＥＬＫ工りシリアルモードに設定され、それぞ
れのパラレル入力線は切断されて、シリアルイン線ＳＩ
Ｎからの入力がクロックに従って、先ずＡｅｌＧｌのＤ
型７リツプフロツプにＩｌｋｍ次移送され、シリアルア
ウト、１％Ａ３０ＴからＢＳＲＧ３のシリアルインｄＢ
ＳＩＮに送られ、次にＨＩＯ２のＤ型〕゛リップフロン
プに順次移送されて、シリアルアウト巌Ｓ　ＯＴに送出
されることとなる。

第２図は第１図の論理用ＬＳＩ回路ならひに従来の論理
用ＬＳＩ回路を用いて電子回路パッケージを構成した一
実施例のブロック因で、第１、第２、第３、第４お工び
第５の論理用ＬＳＩ回路（以下それぞれＡＬ８１　、Ｌ
ＩＬＳＩ、ＣＬＳＩ、Ｌ）ＬＳＩお工びＢＬＳＩ）　２
１　、２２　、２３　、２４および２５が直列に接続さ
れ、１つの論理用ＬＳＩ回路のパラレル出力が次段のパ
ラレル人力となっている。

ＡＬＳＩ２１　　にはこの電子回路パッケージのパラレ
ル入力Ｔ　Ｉ　Ｎが接続され、ＥＬδ１２５からこのぼ
子回路パッケージのパラレル出力ＴＯＴに接続されてい
る。またＨＬ８Ｉ２２お↓びＤｉ、５Ｉ２４は本発明の
論理用ＬＳＩ回路で構成されていて、ＢＬＳＩ２２のシ
フトアウト線１ＥＤ１，５Ｉ２４のシフトイ／線に接続
されて、ＢＬＳＩ　２２のシフトイ／線お工ひＤＬＳＩ
２４のシフトアウト線はそれぞれ電子回路パッケージの
シフトイン［８ＩＮお工ひシフトアラ）巌ＳＯＴとなっ
ている。さらにＨＬ、５Ｉ２２お工びＤＬ８１２４のそ
れぞれのモード切替線ＭＤＳＷ４　、クロック制御線Ｃ
Ｉ、ＫＣ５お工ひクロック〜ＣＬＫ６は共に１列に接続
されて、電子１ｇｊ路パッケージの外部接続端子に接続
されている。

以上の構成において、電子回路パッケージ？機能装置に
接続して動作全行なう場合にはＭＤ　Ｓ　Ｗ　４に常時
論理値″０”が与えられていて、ＷＪ１図において説明
したごとく、ＢＬＳＩ　２２　、　ＤＬ、８１２４のそ
れぞれの人出力ｇ１１１に設けられたシフトレジスタは
パラレルモードとなっていて、論理＠算に関与すること
なく、Ｔ’　Ｉ　Ｎに与えられた人力データＶｉＡＬＳ
Ｉ　２１　、　ＢＬＳＩ　２２　、、、Ｅｌ、Ｓｌ　２
５の論理回路を経てＴＯＴに出力データを送出する。

−万、ＭＤＳＷ４に論理値”１”を与えたときは、ＢＬ
ＳＩ　２２　、　ＤＬＳＩ　２４のそれぞれの入出力側
に設けられたシフトレジスタはシリアルモードに切替え
られ、ＳＩＮからクロックに同期して直列データを与え
ることにより、ＤＬ８Ｉ２４の出力側と入力９１１１、
さらにＢＬ８１２２の出力（ｔｉｌｌと入力端のシフト
レジスタに任意のデータをセットすることかでさる。そ
こで所要のデータがセ・’ｚ　）された時点でＣＬＫＣ
５の論理値を”１５としシフトレジスタヘノクロックの
供給を停止すれは、上記のシフトレジスタのセットデー
タをそのまま保持させることができる。次いで必要に応
じＴＩＮに任意のデータをセットして、ＭＤＳＷ４の論
理値を１０′に変え、ＣＬＫＣ５の論理値ｔ”ｏ″にし
て、クロック１発分の後直ちにＭＤ８Ｗ４の論理値を”
ｌｏに変えると、ＴＩＮに与えられた入力データのＡｌ
。

５Ｉ２１による演算結果がＨｌ、５Ｉ２２の入力端１シ
フトレジスタにセｙ）され、ＢＬＳＩ２２の人力４ＪＡ
ＩＩシフトレジスタに保持された人力データに対するＢ
ＬＳＩ２２による演算結果がこの出力１１１１のシフト
レジスタにセットされ、以下同様に入力データの演算結
果が次のシフトレジスタにセットサして、さらにこの結
果データがＳＯＴを介して直列データとして外部に送出
される。なおＥＬＳＩ２５の出力データのみＴＯＴから
一度に並列出力される。

従って本回路構成をとることにより、電子回路パッケー
ジの入力端子と本発明の論理用ＬＳＩ回路の人力１則な
らびに出力ｉｌｌのシフトレジスタとに所定の試験デー
タをセットし、個々の論理回路の演算結果全−回の動作
により人手することができる。

なお以上第２図の実施例では従来の論理用ＬＳＩ回路と
、不発明の論理用ＬＳＩ回路とを交互に接続したものと
したが、必要応じ任意の位置に不発明の論理用ＬＳＩ回
路全配置しても一同に拘はない。

（発明の効果） 以上詳細に説明したとおシ、論理（ロ）路パッケージに
本発明の論理用ＬＳＩ１ｇ１路會配直することにより、
電子回路パッケージの入力端子ならひに出力端子のみな
らず、僅かに追加された入出方縁と制御線とに工り、論
理演算回路中に多数の中間端子を設けて、電子回路パッ
ケージを分割して試験すると同様の試験を行なうことが
でき、このため゛１電子路パッケージの試験を著しく簡
易化でさると云う効果がある。

【図面の簡単な説明】

第１図は不発明の一実施４／１１のブロック図、第２図
は不発明の論理用ＬＳＩ１ｐＪ路を含んだ電子回路パッ
ケージの一実施例のブロック図である。 １．３・・・パラレルイン・パラレルアウトのでさるシ
フトレジスタ（Ａｓ）ＬＧ　、　ＢＳＲ（ｊ）、　　２
，２１゜２３．２５・・・論理用ＬＳＩ回路（Ｌ、８１
Ａ、ＡＩ、、９Ｉ　。 ＣＬＳ　Ｉ　、　ＥＬＳ　Ｉ　）、４・・・モード切替
線（ＭＤ８’Ｗ）、５・・・クロック制御線（ＣＩ、Ｋ
Ｃ）、６・・・クロッ／線（ＣＬＫ）、２２．２４・・
・本発明の論理用ＬＳＩ回路（ＢＬＳｌ、Ｄｌ、ＳＩ）
。　　　　　　　　　７・　＼代理人　弁理士　　内　
原　　　晋 第　２　図

Claims (1)

1. 【特許請求の範囲】 複数の入力線と複数の出力線とを有する論理用ＬＳＩ回
   路において、 入力線と内部論理回路との間および内部論理回路と出力
   線との間とにそれぞれ設けたパラレルインパラレルアウ
   トのできる２組のシフトレジスタと、 この２組のシフトレジスタのモードを同時に切替えるモ
   ード切替線と、 この２組のシフトレジスタに入力されるクロック信号を
   同時に制御するクロック制御線と、入力線側に設けられ
   た前記シフトレジスタのシフトアウト線と出力線側に設
   けられた前記シフトレジスタのシフトイン線とを接続す
   る接続線とを有することを特徴とする論理用集積回路。