JPH02280342A - Ｍ０ｓ型半導体装置及びその製造方法 - Google Patents
Ｍ０ｓ型半導体装置及びその製造方法Info
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- JPH02280342A JPH02280342A JP1102232A JP10223289A JPH02280342A JP H02280342 A JPH02280342 A JP H02280342A JP 1102232 A JP1102232 A JP 1102232A JP 10223289 A JP10223289 A JP 10223289A JP H02280342 A JPH02280342 A JP H02280342A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＭｏＳトランジスタの構造及びその製造方法
に関するものである。
に関するものである。
従来、短チヤンネルトランジスタのドレイン部の電界を
緩和する構造として第３図に示すようなドレイン・ソー
ス構造を有するＬｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ （ＬＤＤ ） トランジスタがＴＩＩＩＩＡＮＧ等
により発表されている。、 （Ｉ Ｋ ＥＦｒ Ｔｒ
ａｈｓａｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｌｃｅ
ｓ ＶＯＬ、ＥＤ−２９１９８２） 、第３図はＮチャ
ネルＭＯ８のＬＤＤトランジスタを示しており、ソース
（γ）及びドレイン（８）は高濃度のＮ型不純物拡散層
（テ） 、 （８）及び〜１０／ｍから１０／ｄ１７）
低濃度のＮ−型不純物層（５）から成りポリシリコン電
極（８）の側壁は酸化膜（４）からなるサイドウオール
が有りＮ型不純物拡散層（５）の一部はポリシリコンか
らなるゲート電極（８）下にゲート電極（８）の端から
数百Ａ内側にあり、残部はサイドウオール（４）の下部
にある。
緩和する構造として第３図に示すようなドレイン・ソー
ス構造を有するＬｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ （ＬＤＤ ） トランジスタがＴＩＩＩＩＡＮＧ等
により発表されている。、 （Ｉ Ｋ ＥＦｒ Ｔｒ
ａｈｓａｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｌｃｅ
ｓ ＶＯＬ、ＥＤ−２９１９８２） 、第３図はＮチャ
ネルＭＯ８のＬＤＤトランジスタを示しており、ソース
（γ）及びドレイン（８）は高濃度のＮ型不純物拡散層
（テ） 、 （８）及び〜１０／ｍから１０／ｄ１７）
低濃度のＮ−型不純物層（５）から成りポリシリコン電
極（８）の側壁は酸化膜（４）からなるサイドウオール
が有りＮ型不純物拡散層（５）の一部はポリシリコンか
らなるゲート電極（８）下にゲート電極（８）の端から
数百Ａ内側にあり、残部はサイドウオール（４）の下部
にある。
次にこのＮチャネルＤＤＭＯ８トランジスタの製造方法
について第４図を用いて説明する。ｐ型半導体基板（１
）上にゲート酸化膜（２）とポリシリコンから成るゲー
ト電極（８）を形成しく図４−１）、 リン又はヒン等
のＮ型不純物をゲート電極（８）をマスクとして、半導
体基板（１）に〜１ｏ１３／ｃＩのドーズ量をイオン注
入しく図４−２）、続いてＣＶＤ （Ｃｈｅｍｉｃａｌ
Ｖａｐｏ Ｄｅｐｏｓｉｔｉｏｎ ）法により酸化膜
（梢を形成しく図４−３）、異方性エツチングにより酸
化膜（４）をゲート電極（８）の側壁にのみ残しく図４
−４）、ゲート電極（８）及びゲート電極（８）の側壁
に残った酸化膜（４）をマスクとして高濃度のＮ型不純
物を注入する。この後熱処理を加えて注入された不純物
［５１、（γ） 、 ＋８）を活性化及び拡散きせて最
終的に図４−５に示すような不純物プロファイルが得ら
れる。
について第４図を用いて説明する。ｐ型半導体基板（１
）上にゲート酸化膜（２）とポリシリコンから成るゲー
ト電極（８）を形成しく図４−１）、 リン又はヒン等
のＮ型不純物をゲート電極（８）をマスクとして、半導
体基板（１）に〜１ｏ１３／ｃＩのドーズ量をイオン注
入しく図４−２）、続いてＣＶＤ （Ｃｈｅｍｉｃａｌ
Ｖａｐｏ Ｄｅｐｏｓｉｔｉｏｎ ）法により酸化膜
（梢を形成しく図４−３）、異方性エツチングにより酸
化膜（４）をゲート電極（８）の側壁にのみ残しく図４
−４）、ゲート電極（８）及びゲート電極（８）の側壁
に残った酸化膜（４）をマスクとして高濃度のＮ型不純
物を注入する。この後熱処理を加えて注入された不純物
［５１、（γ） 、 ＋８）を活性化及び拡散きせて最
終的に図４−５に示すような不純物プロファイルが得ら
れる。
次に従来のＬＤＤ構造の原理を第３図を用いて説明する
。トランジスタのソース（８）及び基板（１）は例えば
○Ｖの電位に接地されておυ、ドレイン（７）は電源電
圧（例えば５ｖ）が与えられる。このためＮ型のドレイ
ン部（γ） 、 （５）とＰ型半導体基板（１）とのＰ
／Ｎ接合には逆バイアスが与えられ高電界が発生する。
。トランジスタのソース（８）及び基板（１）は例えば
○Ｖの電位に接地されておυ、ドレイン（７）は電源電
圧（例えば５ｖ）が与えられる。このためＮ型のドレイ
ン部（γ） 、 （５）とＰ型半導体基板（１）とのＰ
／Ｎ接合には逆バイアスが与えられ高電界が発生する。
このビレ１ン電界を緩和するのには空乏層の幅を大きく
すればする程電界は緩和するわけである。１Ｐ／Ｎ接合
の空乏層の幅Ｗは ここでＮＡはアクセプタ濃度、ＮＤはドナー濃度であり
、εＢは半導体の誘電率、？は電荷量である１、Ｎ型の
不純物濃度がＰ型半導体の不純物濃度よりも著しく高い
場合、即ちＮｏ≧ＮＡの時空乏層の幅はＷ半導体基板の
濃度に等しくなると、即ちＮ人＝ ＮｏのＰ基板のＰＮ
接合の方が電界が下がる、第３図に示す従来のＬＤＤ
トランジスタは基板（１）と高濃度のＮ型不純物拡散層
（６）とのＰ／Ｎ接合部の間に低濃度のＮ型不純物領域
（４）を設ける事によシミ界を緩和しているわけである
。
すればする程電界は緩和するわけである。１Ｐ／Ｎ接合
の空乏層の幅Ｗは ここでＮＡはアクセプタ濃度、ＮＤはドナー濃度であり
、εＢは半導体の誘電率、？は電荷量である１、Ｎ型の
不純物濃度がＰ型半導体の不純物濃度よりも著しく高い
場合、即ちＮｏ≧ＮＡの時空乏層の幅はＷ半導体基板の
濃度に等しくなると、即ちＮ人＝ ＮｏのＰ基板のＰＮ
接合の方が電界が下がる、第３図に示す従来のＬＤＤ
トランジスタは基板（１）と高濃度のＮ型不純物拡散層
（６）とのＰ／Ｎ接合部の間に低濃度のＮ型不純物領域
（４）を設ける事によシミ界を緩和しているわけである
。
次にＬＤＤ）ランジスタの動作状態について説明する。
トランジスタの動作はドレイン電圧Ｖｏがゲート電圧Ｖ
ａより大きい（ｖｏ ） Ｖｏ ）の三極間領域図５−
１とゲート電圧Ｖａがドレイン電圧よりはるかに大きい
（Ｖｏ≧ＶＤ ）三極開領域図５−２の二つに分けられ
る。図５−１に示す三極間領域では反転層（９）とＮ／
Ｎからなるドレイン（５１、（γ）の間に高抵抗の空乏
化された領域が形成される。
ａより大きい（ｖｏ ） Ｖｏ ）の三極間領域図５−
１とゲート電圧Ｖａがドレイン電圧よりはるかに大きい
（Ｖｏ≧ＶＤ ）三極開領域図５−２の二つに分けられ
る。図５−１に示す三極間領域では反転層（９）とＮ／
Ｎからなるドレイン（５１、（γ）の間に高抵抗の空乏
化された領域が形成される。
反転層から成るチャネルの抵抗以外に寄生抵抗としてソ
ース側の低濃度のＮ（５’）の抵抗、ドレイン側空乏層
（至）の抵抗及びドレイン側Ｎ（６）の抵抗がドレイン
電流の低下を招く、３極管領域に於ては図５−２に示す
ように寄生抵抗としてソース側Ｎ（５つの抵抗とドレイ
ン側Ｎ（５）の抵抗がトランジスタの駆動能力を下げる
。
ース側の低濃度のＮ（５’）の抵抗、ドレイン側空乏層
（至）の抵抗及びドレイン側Ｎ（６）の抵抗がドレイン
電流の低下を招く、３極管領域に於ては図５−２に示す
ように寄生抵抗としてソース側Ｎ（５つの抵抗とドレイ
ン側Ｎ（５）の抵抗がトランジスタの駆動能力を下げる
。
従来のＬＤＤＭＯ８トランジスタは以上のように構成さ
れているので低濃度のＮ型不純物層（５）が設けられて
いるのでＭ ＯＳ ）ランジスタの寄生抵抗が大きくな
り電流駆動能力が落ちるという問題点が有った。
れているので低濃度のＮ型不純物層（５）が設けられて
いるのでＭ ＯＳ ）ランジスタの寄生抵抗が大きくな
り電流駆動能力が落ちるという問題点が有った。
また従来のＬ Ｄ Ｄ Ｍ ＯＳ ｌ−ランジスタのド
レイン構造では低濃度のＮ型不純物拡散層（５）の表面
で熱平衡状態よりも大きいエネルギーを有するホットキ
ャリアを生成し、その発生したホットキャリアがＭＯＳ
）ランジスタのゲート電極（８）の横の酸化膜に注入さ
れ、その結果ドレイン側のＮの表面が空乏化され、Ｎ部
の抵抗が上がり、ＭＯＳトランジスタのドレイン特性が
劣化する等の問題点が有った。
レイン構造では低濃度のＮ型不純物拡散層（５）の表面
で熱平衡状態よりも大きいエネルギーを有するホットキ
ャリアを生成し、その発生したホットキャリアがＭＯＳ
）ランジスタのゲート電極（８）の横の酸化膜に注入さ
れ、その結果ドレイン側のＮの表面が空乏化され、Ｎ部
の抵抗が上がり、ＭＯＳトランジスタのドレイン特性が
劣化する等の問題点が有った。
この発明は上記のような問題点を解消するためになされ
たものでＭＯＳトランジスタのドレイン部の電界を緩和
できるとともに、ＩＪＯＳトランジスタの３極管・５極
管の駆動能力を落とざずに、素子の寿命を大幅に改善で
きる５００ＭＯ８）ランジスタ及びその製造方法を得る
ことを目的とする。
たものでＭＯＳトランジスタのドレイン部の電界を緩和
できるとともに、ＩＪＯＳトランジスタの３極管・５極
管の駆動能力を落とざずに、素子の寿命を大幅に改善で
きる５００ＭＯ８）ランジスタ及びその製造方法を得る
ことを目的とする。
この発明に係る５００ＭＯ８）ランジスタは低濃度のＮ
領域をゲート電極と重なるように回転斜めイオン注入を
使用し、ゲート電極の側壁に残した酸化膜をマスクとし
、リンイオンとひ素イオンを同時に注入し熱処理を行な
うことによりＮ層の長嘔を制御よく形成したものである
。
領域をゲート電極と重なるように回転斜めイオン注入を
使用し、ゲート電極の側壁に残した酸化膜をマスクとし
、リンイオンとひ素イオンを同時に注入し熱処理を行な
うことによりＮ層の長嘔を制御よく形成したものである
。
この発明におけるＬＤＤＭＯ８トランジスタは低濃度の
Ｎの領域をゲート電極と重なるように形成したので三極
管領域の動作特性が、電荷蓄積層の形成による寄生抵抗
の低下で向上し、且つＮ″″層がゲート電極下にありホ
ットキャリアによる特性劣化が抑えられる。
Ｎの領域をゲート電極と重なるように形成したので三極
管領域の動作特性が、電荷蓄積層の形成による寄生抵抗
の低下で向上し、且つＮ″″層がゲート電極下にありホ
ットキャリアによる特性劣化が抑えられる。
以下、この発明の一実施例を第１図及び第２図を用いて
説明する。第１図は本発明のＬＤＤＭＯＳトランジスタ
の断面図を示したものでＰ型半導体基板（１）上にゲー
ト酸化膜（２）とゲート電極（８）とゲート電極機の酸
化膜（４）が設けられ、低濃度の不純物活性層Ｎ（５）
（５つの全体がゲート電極（８）に覆われるように中濃
度の不純物活性層（６）（６りと隣接して形成され、さ
らに、中濃度の不純物活性層＋６１（６つと隣接してＮ
型高濃度不純物活性層（ア）（８）が形成されている。
説明する。第１図は本発明のＬＤＤＭＯＳトランジスタ
の断面図を示したものでＰ型半導体基板（１）上にゲー
ト酸化膜（２）とゲート電極（８）とゲート電極機の酸
化膜（４）が設けられ、低濃度の不純物活性層Ｎ（５）
（５つの全体がゲート電極（８）に覆われるように中濃
度の不純物活性層（６）（６りと隣接して形成され、さ
らに、中濃度の不純物活性層＋６１（６つと隣接してＮ
型高濃度不純物活性層（ア）（８）が形成されている。
従来の第３図のものの低濃度の領域（５）の位置に、中
濃度の領域（６）が設けられている。
濃度の領域（６）が設けられている。
第２図を用いて本発明であるＬ Ｄ Ｄ Ｍ Ｏ８）ラ
ンジスタの製造方法について説明する。
ンジスタの製造方法について説明する。
半導体基板（１）に素子分離領域及びしきい値電圧を制
御するためのチャネル注入を行なった後（図示せず）、
ゲート酸化膜（２）、ゲート電極（８）を形成する（図
２−１）、、次にゲート電極（８）をマスクとして、基
板に対して斜め方向から基板を回転しながら〜１０／ｄ
のＮ型不純物リンをイオン注入し、低濃度のＮ不純物層
を形成する（図２−２）。
御するためのチャネル注入を行なった後（図示せず）、
ゲート酸化膜（２）、ゲート電極（８）を形成する（図
２−１）、、次にゲート電極（８）をマスクとして、基
板に対して斜め方向から基板を回転しながら〜１０／ｄ
のＮ型不純物リンをイオン注入し、低濃度のＮ不純物層
を形成する（図２−２）。
次にＯＶＤ法により酸化膜（４つを形成しく図２−３）
、異方性エツチングによシ酸化展（４）をゲート電極（
８）の側壁にのみ残す（図２−４）。次にゲート電極（
８）とゲート電極機の酸化膜（４）をマスクとして基板
（１）に垂直な方向から〜１０ ／ｃｄのリンイオン
と〜１０／ｄの砒素イオンのＮ型不純物を同時にイオン
注入し中濃度のＮ領域（６）および高濃度の＋ Ｎソース・ドレイン不純物層（７） （ｓ）を形成する
（図２−５）、この後熱処理を加えると、リンイオンは
砒素イオンより拡散しやすいのでサイドウオールの下に
リンイオンが拡散し、中濃度の不純物活性層が形成され
最終的に図２−６のような不純物プロファイルを形成す
る。
、異方性エツチングによシ酸化展（４）をゲート電極（
８）の側壁にのみ残す（図２−４）。次にゲート電極（
８）とゲート電極機の酸化膜（４）をマスクとして基板
（１）に垂直な方向から〜１０ ／ｃｄのリンイオン
と〜１０／ｄの砒素イオンのＮ型不純物を同時にイオン
注入し中濃度のＮ領域（６）および高濃度の＋ Ｎソース・ドレイン不純物層（７） （ｓ）を形成する
（図２−５）、この後熱処理を加えると、リンイオンは
砒素イオンより拡散しやすいのでサイドウオールの下に
リンイオンが拡散し、中濃度の不純物活性層が形成され
最終的に図２−６のような不純物プロファイルを形成す
る。
以下本発明による製造方法によって作られた５００ＭＯ
８）ランジスタの特性について説明する１゜本発明のし
ＤＤＭＯＳトランジスタでは第１図に示すように高抵抗
のＮ部（５１（５つの横に高抵抗のＮ部（５１（５つよ
りも低抵抗なＮ部１６）（６つを設けているため、高抵
抗のＮ部のみを設けた従来のＬＤＤ構造に比べ三極管領
域及び三極管領域ともに電流駆動能力は上がる。更にＮ
部（５）（５つが第１図に示すようにゲート電極（８）
下に有るために、三極管領域、即ちゲート電圧Ｖｅがド
レイン電圧Ｖｏより大きい時はゲート電極から基板への
電界によりＮ部の表面のキャリア濃度は電荷蓄積によシ
増加しＮ部の寄生抵抗は減少する。
８）ランジスタの特性について説明する１゜本発明のし
ＤＤＭＯＳトランジスタでは第１図に示すように高抵抗
のＮ部（５１（５つの横に高抵抗のＮ部（５１（５つよ
りも低抵抗なＮ部１６）（６つを設けているため、高抵
抗のＮ部のみを設けた従来のＬＤＤ構造に比べ三極管領
域及び三極管領域ともに電流駆動能力は上がる。更にＮ
部（５）（５つが第１図に示すようにゲート電極（８）
下に有るために、三極管領域、即ちゲート電圧Ｖｅがド
レイン電圧Ｖｏより大きい時はゲート電極から基板への
電界によりＮ部の表面のキャリア濃度は電荷蓄積によシ
増加しＮ部の寄生抵抗は減少する。
また本発明による５００ＭＯ８トランジスタでは高電界
のかかるドレイン部での衝突電離によるキャ゛リアの生
成がゲート電極（８）下で起こるが、通常のＬＤＤ構造
ではサイドウオールの酸化膜（４）の下で生成が起こる
。このため従来の構造ではサイドウオール酸化膜（４）
に捕獲でれた電子によりＮ一部（６）の表面が空乏化石
れて寄生抵抗が上がりＭＯＳトランジスタの駆動能力が
低下する等の劣化を起こしやすいが、本発明のＬＤＤ
トランジスタではＮ部（６）の上部のゲート酸化膜（２
）に電子が捕獲されてもゲート電極（８）からの電界に
よりＮａ（δ）が空乏化しにくく寄生抵抗は増大せず、
劣化を起こしにくい。
のかかるドレイン部での衝突電離によるキャ゛リアの生
成がゲート電極（８）下で起こるが、通常のＬＤＤ構造
ではサイドウオールの酸化膜（４）の下で生成が起こる
。このため従来の構造ではサイドウオール酸化膜（４）
に捕獲でれた電子によりＮ一部（６）の表面が空乏化石
れて寄生抵抗が上がりＭＯＳトランジスタの駆動能力が
低下する等の劣化を起こしやすいが、本発明のＬＤＤ
トランジスタではＮ部（６）の上部のゲート酸化膜（２
）に電子が捕獲されてもゲート電極（８）からの電界に
よりＮａ（δ）が空乏化しにくく寄生抵抗は増大せず、
劣化を起こしにくい。
また、本発明によるＬＤＤＭＯ！９トランジスタではリ
ンイオンは砒素イオンに比べ拡散しやすいので、中濃度
のＮ領域（６）が形成され、その濃度はＮ＋ｉ抵抗領域
（γ） 、 （８）から高抵抗のＮ−領域（５）に至る
まで段階的に減少するのでその結果十分に電界緩和でき
るＮ長を得ることができる。更にＬＤＤＭＯＳトランジ
スタのチャネル方向の長さ、深さをイオン注入の加速電
圧、角度を変える事により制御できる。
ンイオンは砒素イオンに比べ拡散しやすいので、中濃度
のＮ領域（６）が形成され、その濃度はＮ＋ｉ抵抗領域
（γ） 、 （８）から高抵抗のＮ−領域（５）に至る
まで段階的に減少するのでその結果十分に電界緩和でき
るＮ長を得ることができる。更にＬＤＤＭＯＳトランジ
スタのチャネル方向の長さ、深さをイオン注入の加速電
圧、角度を変える事により制御できる。
この発明は次の（１）〜（４）項の実施態様により実施
できる。
できる。
（１）半導体基板上に形成されたゲート絶縁膜と、この
ゲート絶縁膜上に形成されたゲート電極と、このゲート
電極の側壁に形成されたサイドウオール酸化膜と、この
ゲート電極の両側に形成されたＭＯＳ）ランジスタのソ
ース・ドレインとなる前記基板と反対の導電型を有する
高濃度の不純物活性層と、このソース・ドレインとなる
高濃度の不純物活性層に隣接し、前記サイドウオールに
覆わるように形成された前記基板と反対の導電型を有す
る中濃度の不純物活性層と、この中濃度の不純物活性層
に隣接し、前記ゲート電極に覆わるように形成された前
記基板と反対の導電型を有する低濃度の不純物活性層か
らなるＬＡＯＳトランジスタ１゜ （２〉前記中濃度の不純物活性ノーの濃度が５ｘｌＯ／
ｄから５Ｘ１０／（Ｍｌ！の範囲の濃度を有し、前記低
濃度の不純物活性層の濃度が５ｘｌＯ／ｃＩｌから５Ｘ
１０／ｃｎの範囲の濃度を有し、高濃度の不純物活性層
の濃度が５Ｘ１０／ｃ＋ｄから５ Ｘ １０２゜／ｄの
範囲である事を特徴とする第１項記載のＭＯＳ ）ラン
ジスタ。
ゲート絶縁膜上に形成されたゲート電極と、このゲート
電極の側壁に形成されたサイドウオール酸化膜と、この
ゲート電極の両側に形成されたＭＯＳ）ランジスタのソ
ース・ドレインとなる前記基板と反対の導電型を有する
高濃度の不純物活性層と、このソース・ドレインとなる
高濃度の不純物活性層に隣接し、前記サイドウオールに
覆わるように形成された前記基板と反対の導電型を有す
る中濃度の不純物活性層と、この中濃度の不純物活性層
に隣接し、前記ゲート電極に覆わるように形成された前
記基板と反対の導電型を有する低濃度の不純物活性層か
らなるＬＡＯＳトランジスタ１゜ （２〉前記中濃度の不純物活性ノーの濃度が５ｘｌＯ／
ｄから５Ｘ１０／（Ｍｌ！の範囲の濃度を有し、前記低
濃度の不純物活性層の濃度が５ｘｌＯ／ｃＩｌから５Ｘ
１０／ｃｎの範囲の濃度を有し、高濃度の不純物活性層
の濃度が５Ｘ１０／ｃ＋ｄから５ Ｘ １０２゜／ｄの
範囲である事を特徴とする第１項記載のＭＯＳ ）ラン
ジスタ。
（８）半導体基板にゲート絶縁膜とゲート電極を形成す
る工程と前記半導体基板と反対の導電型の不純物をイオ
ン注入によって斜め方向から前記基板にイオン注入を行
なう工程と、ゲート電極の測面にサイドウオールを形成
する工程と、前記半導体基板と反対の導電型の２種類の
不純物を前記基板に垂直に注入する工程と、熱処理を加
え前記イオン注入した不純物を活性化する事から成るＭ
ＯＳ ）ランジスタの製造方法６゜（４）前記半導体
基板と反対の導電型の不純物が１度目のイオン注入はリ
ンであり、ｌＸｌ０／ｄ〜１ｘｌＯ／ｄの注入量を前記
基板の面に対して斜め方向から注入し、２度目のイオン
注入はリンとヒソであり、それぞれ１×１０／ｄ〜１×
１０ ／ｃｄ、 １ｘｌＯ／ｃｄ〜ｌＸｌ０／ｄの注入
量を前記基板の面に対して垂直に注入する事を特徴とす
る第１項記載の１，４０８トランジスタの製造方法。
る工程と前記半導体基板と反対の導電型の不純物をイオ
ン注入によって斜め方向から前記基板にイオン注入を行
なう工程と、ゲート電極の測面にサイドウオールを形成
する工程と、前記半導体基板と反対の導電型の２種類の
不純物を前記基板に垂直に注入する工程と、熱処理を加
え前記イオン注入した不純物を活性化する事から成るＭ
ＯＳ ）ランジスタの製造方法６゜（４）前記半導体
基板と反対の導電型の不純物が１度目のイオン注入はリ
ンであり、ｌＸｌ０／ｄ〜１ｘｌＯ／ｄの注入量を前記
基板の面に対して斜め方向から注入し、２度目のイオン
注入はリンとヒソであり、それぞれ１×１０／ｄ〜１×
１０ ／ｃｄ、 １ｘｌＯ／ｃｄ〜ｌＸｌ０／ｄの注入
量を前記基板の面に対して垂直に注入する事を特徴とす
る第１項記載の１，４０８トランジスタの製造方法。
以上のようにこの発明によれば、低濃度の不純物活性層
と中濃度の不純物活性層を形成したので、寄生抵抗を小
さくでき、大きい駆動能力を有するトランジスタを製造
でき、また低濃度の不純物活性層をゲート電極が覆うよ
うに形成したのでホットキャリアによる素子の劣化を大
幅に軽減できる。また、この発明による製造方法では、
セルファラインにゲート電極が覆うように低濃度の不純
物層を形成できるだけでなく、拡散の速度の違いにより
、中濃度および高濃度の不純物層を形成できる。
と中濃度の不純物活性層を形成したので、寄生抵抗を小
さくでき、大きい駆動能力を有するトランジスタを製造
でき、また低濃度の不純物活性層をゲート電極が覆うよ
うに形成したのでホットキャリアによる素子の劣化を大
幅に軽減できる。また、この発明による製造方法では、
セルファラインにゲート電極が覆うように低濃度の不純
物層を形成できるだけでなく、拡散の速度の違いにより
、中濃度および高濃度の不純物層を形成できる。
第１図は本発明の一実施例によるＭＯＳ）ランジスタを
示す断面図、第２図は本発明の一実施例によるＭ ＯＳ
）ランジスタの製造方法を示す図、第３図は従来のＬ
ＤＤＭＯＳトランジスタの構造を示す断面図、第４図は
従来のＬＤＤＭＯ８）ランジスタの製造工程を示す図、
第５図は従来のしＤＤＭＯＳトランジスタの動作時の状
態を示した断面図である。 （１）は半導体基板、（２）はゲート酸化膜、（８）は
ゲート電極、（４）はサイドウオール酸化膜、（４つは
ＯｖＤ法により形成した酸化膜、（６）は低濃度のＮ型
不純物活性領域、（６）は中濃度のＮ型子鈍物活性領域
％ （７）（８）は高濃度のＮ型不純物を含むドレイン
・ソースである。 なお、図中、同一符号は同一 又は相当部分を示す。
示す断面図、第２図は本発明の一実施例によるＭ ＯＳ
）ランジスタの製造方法を示す図、第３図は従来のＬ
ＤＤＭＯＳトランジスタの構造を示す断面図、第４図は
従来のＬＤＤＭＯ８）ランジスタの製造工程を示す図、
第５図は従来のしＤＤＭＯＳトランジスタの動作時の状
態を示した断面図である。 （１）は半導体基板、（２）はゲート酸化膜、（８）は
ゲート電極、（４）はサイドウオール酸化膜、（４つは
ＯｖＤ法により形成した酸化膜、（６）は低濃度のＮ型
不純物活性領域、（６）は中濃度のＮ型子鈍物活性領域
％ （７）（８）は高濃度のＮ型不純物を含むドレイン
・ソースである。 なお、図中、同一符号は同一 又は相当部分を示す。
Claims (2)
- （１）半導体基板上に形成されたゲート絶縁膜と、この
ゲート絶縁膜上に形成されたゲート電極と、このゲート
電極の側壁に形成されたサイドウオールと、このゲート
電極の両側に形成されたＭＯＳトランジスタのソース・
ドレインとなる前記基板と反対の導電型を有する高濃度
の不純物活性層と、このソース・ドレインとなる高濃度
の不純物層に隣接し、前記サイドウオールに覆わるよう
に形成された前記基板と反対の導電型を有する中濃度の
不純物活性層と、前記中濃度の不純物活性層に隣接し、
前記ゲート電極に覆わるように形成された前記基板と反
対の導電型を有する低濃度の不純物活性層からなるＭＯ
Ｓ型半導体装置。 - （２）半導体基板にゲート絶縁膜とゲート電極を形成す
る工程と、前記半導体基板と反対の導電型の不純物をイ
オン注入により斜め方向から前記基板にイオン注入を行
なう工程と、前記ゲート電極の側壁にサイドウオール酸
化膜を形成する工程と、前記半導体基板と反対の導電型
の二種類の不純物を前記基板に垂直にイオン注入する工
程と、熱処理を加えて前記イオン注入した不純物を活性
化する事から成るＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102232A JP2781918B2 (ja) | 1989-04-20 | 1989-04-20 | Ｍｏｓ型半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH02280342A true JPH02280342A (ja) | 1990-11-16 |
| JP2781918B2 JP2781918B2 (ja) | 1998-07-30 |
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ID=14321901
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| JP1102232A Expired - Fee Related JP2781918B2 (ja) | 1989-04-20 | 1989-04-20 | Ｍｏｓ型半導体装置の製造方法 |
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|---|---|
| JP (1) | JP2781918B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567965A (en) * | 1994-05-16 | 1996-10-22 | Samsung Electronics Co., Ltd. | High-voltage transistor with LDD regions |
| US5654215A (en) * | 1996-09-13 | 1997-08-05 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor |
| US5869879A (en) * | 1996-12-06 | 1999-02-09 | Advanced Micro Devices, Inc. | CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US6083846A (en) * | 1997-01-10 | 2000-07-04 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| US6104063A (en) * | 1996-12-06 | 2000-08-15 | Advanced Micro Devices, Inc. | Multiple spacer formation/removal technique for forming a graded junction |
| US6124610A (en) * | 1998-06-26 | 2000-09-26 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
| US6187620B1 (en) | 1996-12-06 | 2001-02-13 | Advanced Micro Devices, Inc. | Integrated circuit having sacrificial spacers for producing graded NMOS source/drain junctions possibly dissimilar from PMOS source/drain junctions |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6163058A (ja) * | 1984-09-05 | 1986-04-01 | Hitachi Ltd | Ｍｏｓ形電界効果トランジスタおよびその製造方法 |
| JPS6366967A (ja) * | 1986-09-08 | 1988-03-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6395670A (ja) * | 1986-10-13 | 1988-04-26 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置 |
| JPH01196176A (ja) * | 1988-02-01 | 1989-08-07 | Sharp Corp | Ｍｉｓ型半導体装置 |
| JPH02239632A (ja) * | 1989-03-13 | 1990-09-21 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JPH02250331A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1989
- 1989-04-20 JP JP1102232A patent/JP2781918B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6163058A (ja) * | 1984-09-05 | 1986-04-01 | Hitachi Ltd | Ｍｏｓ形電界効果トランジスタおよびその製造方法 |
| JPS6366967A (ja) * | 1986-09-08 | 1988-03-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6395670A (ja) * | 1986-10-13 | 1988-04-26 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置 |
| JPH01196176A (ja) * | 1988-02-01 | 1989-08-07 | Sharp Corp | Ｍｉｓ型半導体装置 |
| JPH02239632A (ja) * | 1989-03-13 | 1990-09-21 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JPH02250331A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567965A (en) * | 1994-05-16 | 1996-10-22 | Samsung Electronics Co., Ltd. | High-voltage transistor with LDD regions |
| US5879995A (en) * | 1994-05-16 | 1999-03-09 | Samsung Electronics Co., Ltd. | High-voltage transistor and manufacturing method therefor |
| US5654215A (en) * | 1996-09-13 | 1997-08-05 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor |
| US5869879A (en) * | 1996-12-06 | 1999-02-09 | Advanced Micro Devices, Inc. | CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions |
| US6104063A (en) * | 1996-12-06 | 2000-08-15 | Advanced Micro Devices, Inc. | Multiple spacer formation/removal technique for forming a graded junction |
| US6107130A (en) * | 1996-12-06 | 2000-08-22 | Advanced Micro Devices, Inc. | CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions |
| US6187620B1 (en) | 1996-12-06 | 2001-02-13 | Advanced Micro Devices, Inc. | Integrated circuit having sacrificial spacers for producing graded NMOS source/drain junctions possibly dissimilar from PMOS source/drain junctions |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US6083846A (en) * | 1997-01-10 | 2000-07-04 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| US6124610A (en) * | 1998-06-26 | 2000-09-26 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
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| Publication number | Publication date |
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| JP2781918B2 (ja) | 1998-07-30 |
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