JPS616744A - マシンロツク状態監視装置 - Google Patents
マシンロツク状態監視装置Info
- Publication number
- JPS616744A JPS616744A JP59126963A JP12696384A JPS616744A JP S616744 A JPS616744 A JP S616744A JP 59126963 A JP59126963 A JP 59126963A JP 12696384 A JP12696384 A JP 12696384A JP S616744 A JPS616744 A JP S616744A
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- JP
- Japan
- Prior art keywords
- machine lock
- console
- signal
- cpu
- bus line
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はマイクロコンピュータシステムに係り、特にそ
のプログラムミスやハードウェアの故障などによって生
ずるマシンロック状態の監視を行なわせるマシンロック
状態監視装置に関する。
のプログラムミスやハードウェアの故障などによって生
ずるマシンロック状態の監視を行なわせるマシンロック
状態監視装置に関する。
見米肢生
従来、第５図に示すように、バスラインＢＵＳにメイン
ＣＰＵ１、プログラム用ＲＯＭおよび制御用ＲＡＭ２、
入出力ポート３が接続され、またメインＣＰＵ１にシス
テムの運転状況を監視するための各種表示をなしたりシ
ステムに各種指令を与えることができるコンソール４が
接続されたマイククロコンピユータシステムにあっては
、プログラムミスやハードウェアの故障などによるマシ
ンロックが発生すると、メインｃｐｕｔをリセット状態
に戻すか、またはタイムオーバとして割込処理を行なわ
せるしかマシンロックに対する対応手段がなかった。
ＣＰＵ１、プログラム用ＲＯＭおよび制御用ＲＡＭ２、
入出力ポート３が接続され、またメインＣＰＵ１にシス
テムの運転状況を監視するための各種表示をなしたりシ
ステムに各種指令を与えることができるコンソール４が
接続されたマイククロコンピユータシステムにあっては
、プログラムミスやハードウェアの故障などによるマシ
ンロックが発生すると、メインｃｐｕｔをリセット状態
に戻すか、またはタイムオーバとして割込処理を行なわ
せるしかマシンロックに対する対応手段がなかった。
しかしこのようなマシンロックに対する対応手段をとる
のでは、マシンロックが発生している状態が消えてしま
うために、その発生原因が不明となってその追求が非常
に困難なものとなってしまっている。
のでは、マシンロックが発生している状態が消えてしま
うために、その発生原因が不明となってその追求が非常
に困難なものとなってしまっている。
且煎
本発明は以上の点を考慮してなされたもので、マイクロ
コンピュータシステムにおいてプログラムミスやハード
ウェアの故障などにより生じたマシンロック状態の監視
を行なわせろことができるようにしたマシンロック状態
監視装置を提供するものである。
コンピュータシステムにおいてプログラムミスやハード
ウェアの故障などにより生じたマシンロック状態の監視
を行なわせろことができるようにしたマシンロック状態
監視装置を提供するものである。
達成
本発明はその目的達成のため、常時リセット状態にある
サブＣＰＵを設け、マイクロコンピュータシステムにお
けるマシンロックの発生時にサブＣＰＵを動作状態にさ
せるとともにそれにコンソールを切換接続させ、マシン
ロック発生時の各信号状態をそのサブＣＰＵに読み込ま
せてその内容をコンソールに表示させる手段をとるよう
にするものである。
サブＣＰＵを設け、マイクロコンピュータシステムにお
けるマシンロックの発生時にサブＣＰＵを動作状態にさ
せるとともにそれにコンソールを切換接続させ、マシン
ロック発生時の各信号状態をそのサブＣＰＵに読み込ま
せてその内容をコンソールに表示させる手段をとるよう
にするものである。
以下、添付図面を参照して本発明の一実施例について詳
述する。
述する。
本発明によるマシンロック状態監視装置にあっては、第
１図に示すように、バスラインＢ ＴＪ ＳにメインＣ
’ＰＵＩ、プログラム用ＲＯＭおよび制御用ＲＡＭ２、
入出力ポート：３が接続され、またメインＣＰＵＩにシ
ステムの運転状況を監視するための各種表示をなしたり
システムに各種指令を与えることができるコンソール４
が接続されたマイククロコンピユータシステムにあって
、特にバスラインＢＵＳに接続されたマシーンロック検
出回路５と、同じくバスラインＢＵＳに信号状態入力周
辺回路６を介して接続されたサブＣＰＵ７と、メインＣ
ＰＵＩ側に接続されているコンソール４をサブＣＰＵＶ
側に切換接続させることのできる切換回路７とを設け、
マシンロック検出回路５によりマイクロコンピュータシ
ステムにおけるプログラムミスやハードウェアの故障な
どによるマシンロック状態の発生が検出されたときに、
その検出信号により常時リセット状態にあるサブＣＰＵ
７を動作状態にさせるとともに切換回路８を動作させて
コンソール４をサブＣＰＵ７側に切換接続させ、マシン
ロック発生時におけるバスラインＢＵＳ上の各信号の状
態を信号状態入力周辺回路６を通してサブＣＰＵ７が取
り込み、その取り込まれた各信号状態の内容をサブＣＰ
Ｕ７の制御下でコンソール４に表示させるようにしてい
る。
１図に示すように、バスラインＢ ＴＪ ＳにメインＣ
’ＰＵＩ、プログラム用ＲＯＭおよび制御用ＲＡＭ２、
入出力ポート：３が接続され、またメインＣＰＵＩにシ
ステムの運転状況を監視するための各種表示をなしたり
システムに各種指令を与えることができるコンソール４
が接続されたマイククロコンピユータシステムにあって
、特にバスラインＢＵＳに接続されたマシーンロック検
出回路５と、同じくバスラインＢＵＳに信号状態入力周
辺回路６を介して接続されたサブＣＰＵ７と、メインＣ
ＰＵＩ側に接続されているコンソール４をサブＣＰＵＶ
側に切換接続させることのできる切換回路７とを設け、
マシンロック検出回路５によりマイクロコンピュータシ
ステムにおけるプログラムミスやハードウェアの故障な
どによるマシンロック状態の発生が検出されたときに、
その検出信号により常時リセット状態にあるサブＣＰＵ
７を動作状態にさせるとともに切換回路８を動作させて
コンソール４をサブＣＰＵ７側に切換接続させ、マシン
ロック発生時におけるバスラインＢＵＳ上の各信号の状
態を信号状態入力周辺回路６を通してサブＣＰＵ７が取
り込み、その取り込まれた各信号状態の内容をサブＣＰ
Ｕ７の制御下でコンソール４に表示させるようにしてい
る。
しかしてこのような本発明によるマシンロック状態監視
装置によれば、マイクロコンピュータシステムにおいて
マシンロックが発生してシステムのメインＣＰ ＴＪ’
１がリセットされても１代わりにサブＣＰＵ７が動作
してマシンロック発生時におけるマイクロコンピュータ
の各信号状態の内容がコンソール４に表示されるために
、オペレータはその表示内容からマシンロック状態の発
生を知るとともにその原因を簡単に把握することができ
るようになり、その結果デバッグ作業を容易になしてマ
イクロコンピュータシステムにおけるハードウェア、ラ
フ１−ウェアの開発効率を高めることができるようにな
る。
装置によれば、マイクロコンピュータシステムにおいて
マシンロックが発生してシステムのメインＣＰ ＴＪ’
１がリセットされても１代わりにサブＣＰＵ７が動作
してマシンロック発生時におけるマイクロコンピュータ
の各信号状態の内容がコンソール４に表示されるために
、オペレータはその表示内容からマシンロック状態の発
生を知るとともにその原因を簡単に把握することができ
るようになり、その結果デバッグ作業を容易になしてマ
イクロコンピュータシステムにおけるハードウェア、ラ
フ１−ウェアの開発効率を高めることができるようにな
る。
第２図に、以上説明した本発明によるマシンロック状態
監視装置の具体的な構成例を示している。
監視装置の具体的な構成例を示している。
ここではマシンロック検出回！！６５として、マイクロ
コンピュータのバスラインＢ Ｕ Ｓ上におけるリード
ＲＤ信号、ライトＷＲ信号および割込ＩＮＴ信号の各コ
マンドの各否定信号の論理和をとるＯＲ回路５】と、そ
のＯＲ出力によりトリガされる単安定マルチバイブレー
タ５２と、そのＱ出力により１−リガされるフリップフ
ロップ５３とからなっている。なお単安定マルチバイブ
レータ５２としては、それが一度１−リガされた励起状
態中に１１１度トリガ入力が与えられたときに再励起状
態となる機能をもったものが使用される。サブＣＰＵ７
は、そのフリッププロップ５３のＱ出力に応じてリセッ
ト状態から抜は出して動作状態になるようになっている
。単安定マルチバイブレーク５２とフリップフロップ５
３とはマイクロコンピュータからバスラインＢＵＳを通
して送られてくるリセスｌ−ＲＥ Ｓ Ｅ Ｔ信号に応
じてリセス１−されるようになっている。また信号状態
入力周辺回路６としては、バスラインＢＵＳ上にお（づ
るアドレスデータ、各種コン１−ロール信号などを逐次
記憶する）モリ回路からなっており、サブＣＰＵ７の動
作時にそれから与えられるリード要求に応じてマシンロ
ック時の記憶内容をそのサブＣＰＵ７に送出するように
なっている。さらに切換回路８としては、コンソール４
からの入力信号ＩＮをフリップフロップ５：３のＱ出力
に応じてメインＣＰＵ１に与えるＡＮＤ回路８１および
コンソール４からの入力信号ＩＮをフリップフロツプ５
３のＱ出力に応じてサブＣＰ Ｕ ７に与えるＡＮＤ回
路８２と、メインＣＰＵＩからコンソール４に出される
出力信号をフリップフロップ５３のＱ出力に応じて通過
させるＡＮＤ回路８３およびサブＣＰＵ７からコンソー
ル４に出される出力信号をフリップフロップ５３のＱ出
力に応じて通過させるＡＮＤ回路８４と、ＡＮＤ回路８
３またはＡＮＤ回路８４を通過した出力信号ＯＵＴをコ
ンソール４に与えるＯＲ回路８５とからなっている。な
おメインＣＰＵＩは電源投入後におけろ通常動作時には
ラン状態となり、マシンロック時などにバスラインＢＵ
Ｓから与えられるリセットＲＥＳＥＴ信号に応じてリセ
ットされるようになっている。
コンピュータのバスラインＢ Ｕ Ｓ上におけるリード
ＲＤ信号、ライトＷＲ信号および割込ＩＮＴ信号の各コ
マンドの各否定信号の論理和をとるＯＲ回路５】と、そ
のＯＲ出力によりトリガされる単安定マルチバイブレー
タ５２と、そのＱ出力により１−リガされるフリップフ
ロップ５３とからなっている。なお単安定マルチバイブ
レータ５２としては、それが一度１−リガされた励起状
態中に１１１度トリガ入力が与えられたときに再励起状
態となる機能をもったものが使用される。サブＣＰＵ７
は、そのフリッププロップ５３のＱ出力に応じてリセッ
ト状態から抜は出して動作状態になるようになっている
。単安定マルチバイブレーク５２とフリップフロップ５
３とはマイクロコンピュータからバスラインＢＵＳを通
して送られてくるリセスｌ−ＲＥ Ｓ Ｅ Ｔ信号に応
じてリセス１−されるようになっている。また信号状態
入力周辺回路６としては、バスラインＢＵＳ上にお（づ
るアドレスデータ、各種コン１−ロール信号などを逐次
記憶する）モリ回路からなっており、サブＣＰＵ７の動
作時にそれから与えられるリード要求に応じてマシンロ
ック時の記憶内容をそのサブＣＰＵ７に送出するように
なっている。さらに切換回路８としては、コンソール４
からの入力信号ＩＮをフリップフロップ５：３のＱ出力
に応じてメインＣＰＵ１に与えるＡＮＤ回路８１および
コンソール４からの入力信号ＩＮをフリップフロツプ５
３のＱ出力に応じてサブＣＰ Ｕ ７に与えるＡＮＤ回
路８２と、メインＣＰＵＩからコンソール４に出される
出力信号をフリップフロップ５３のＱ出力に応じて通過
させるＡＮＤ回路８３およびサブＣＰＵ７からコンソー
ル４に出される出力信号をフリップフロップ５３のＱ出
力に応じて通過させるＡＮＤ回路８４と、ＡＮＤ回路８
３またはＡＮＤ回路８４を通過した出力信号ＯＵＴをコ
ンソール４に与えるＯＲ回路８５とからなっている。な
おメインＣＰＵＩは電源投入後におけろ通常動作時には
ラン状態となり、マシンロック時などにバスラインＢＵ
Ｓから与えられるリセットＲＥＳＥＴ信号に応じてリセ
ットされるようになっている。
このように構成されたものにあって、第３図に示すよう
に、メインＣＰＵＩがラン状態にあるときにはバスライ
ンＢＵＳ上にはＲ，Ｄ信号、ＷＲ倍信号よびＩＮＴ信号
の各コマンドが時分割的にそれぞれ出されている。この
場合、各コマンドの間隔をＴＩとする。しかして、第４
図に示すように、マシンロック検出回路５におけるＯ
Ｒ回路５１の出力は周期Ｔ１のパルス信号となり、それ
により単安定マルチ八イブレータ５２がトリガされるこ
とになる。この場合、単安定マルチバイブレータ５２の
Ｑ出力のパルス幅Ｔ２はその１−リガ信号の周期Ｔ１よ
りも充分大きくとっており、そのためマイクロコンピュ
ータシステムが正常動作して周期１゛１で各コマンドが
出されている限り単安定マルチバイブレーク５２は再励
起状態を保って次段のフリップフロップ５３が何ら１ヘ
リガされることがない。したがって、そのフリップフロ
ップ５３のＱ出力がローレベルｒｒ Ｌ ＋＋、Ｑ出力
がハイレベル”Ｈ”となり、そのため切換回路８におけ
るＡＮＤ回路８１ 、８３がそれぞれ導通して（ＡＮＤ
回路８２．８４はしゃ断状態にある）メインＣＰＵＩと
コンソール４とが接続された状態を保持する。
に、メインＣＰＵＩがラン状態にあるときにはバスライ
ンＢＵＳ上にはＲ，Ｄ信号、ＷＲ倍信号よびＩＮＴ信号
の各コマンドが時分割的にそれぞれ出されている。この
場合、各コマンドの間隔をＴＩとする。しかして、第４
図に示すように、マシンロック検出回路５におけるＯ
Ｒ回路５１の出力は周期Ｔ１のパルス信号となり、それ
により単安定マルチ八イブレータ５２がトリガされるこ
とになる。この場合、単安定マルチバイブレータ５２の
Ｑ出力のパルス幅Ｔ２はその１−リガ信号の周期Ｔ１よ
りも充分大きくとっており、そのためマイクロコンピュ
ータシステムが正常動作して周期１゛１で各コマンドが
出されている限り単安定マルチバイブレーク５２は再励
起状態を保って次段のフリップフロップ５３が何ら１ヘ
リガされることがない。したがって、そのフリップフロ
ップ５３のＱ出力がローレベルｒｒ Ｌ ＋＋、Ｑ出力
がハイレベル”Ｈ”となり、そのため切換回路８におけ
るＡＮＤ回路８１ 、８３がそれぞれ導通して（ＡＮＤ
回路８２．８４はしゃ断状態にある）メインＣＰＵＩと
コンソール４とが接続された状態を保持する。
また、サブＣＰＵ７は未だリセット状態にある。
いま、第４図に示すように、ｔ、の時点てマシンロック
が発生し、最後のコマンドが出されてから１２時間たっ
ても次のコマンドが出されないかまたはそのコマンドが
出されたままになると、ｔｌの時点で単安定マルチバイ
ブレータ５２が励起状態から安定状態に反転してそのＱ
出力がハイレベルＬＬ ］（ＩＩとなり、それによりフ
リップフロップ５３がトリガされてそのＱ出力がハイレ
ベルＩＩ ＨＩＩ、Ｑ出力かローレベルＬＬ Ｌ ＩＩ
となる。したがって、ｔ、の時点でサブＣＰＵ７がリセ
ット状態から抜は出してラン状態となって動作を開始す
るとともに、切換回路８におけるＡＮＤ回路８２．８４
がそれぞれ導通して（Ａ、ＮＤ回路８１．８３はしゃ断
状態となる）コンソール４がサブＣ，Ｐ Ｕ ７側に切
換接続される。
が発生し、最後のコマンドが出されてから１２時間たっ
ても次のコマンドが出されないかまたはそのコマンドが
出されたままになると、ｔｌの時点で単安定マルチバイ
ブレータ５２が励起状態から安定状態に反転してそのＱ
出力がハイレベルＬＬ ］（ＩＩとなり、それによりフ
リップフロップ５３がトリガされてそのＱ出力がハイレ
ベルＩＩ ＨＩＩ、Ｑ出力かローレベルＬＬ Ｌ ＩＩ
となる。したがって、ｔ、の時点でサブＣＰＵ７がリセ
ット状態から抜は出してラン状態となって動作を開始す
るとともに、切換回路８におけるＡＮＤ回路８２．８４
がそれぞれ導通して（Ａ、ＮＤ回路８１．８３はしゃ断
状態となる）コンソール４がサブＣ，Ｐ Ｕ ７側に切
換接続される。
しかしてサブＣＰ Ｕ ７は動作開始後コンソール４を
占有し、マイクロコンピュータシステｔ１がマシンロッ
ク状態になった旨の表示指令をコンソール４に与え、そ
れによりコンソール４はマシンロック発生のメツセージ
を表示してオペレータにその旨を報知する。それに応じ
てオペレータがコンソール４のキーを操作してサブＣＰ
Ｕ７にマシンロック発生時のデータを要求すると、サブ
ＣＰ Ｕ７は信号状態入力周辺回路６からそのときのバ
スラインＢＵＳ上における各信号状態を取り込んでその
内容をサブＣＰＴＪ７の制御下でコンソール４に表示さ
せる。
占有し、マイクロコンピュータシステｔ１がマシンロッ
ク状態になった旨の表示指令をコンソール４に与え、そ
れによりコンソール４はマシンロック発生のメツセージ
を表示してオペレータにその旨を報知する。それに応じ
てオペレータがコンソール４のキーを操作してサブＣＰ
Ｕ７にマシンロック発生時のデータを要求すると、サブ
ＣＰ Ｕ７は信号状態入力周辺回路６からそのときのバ
スラインＢＵＳ上における各信号状態を取り込んでその
内容をサブＣＰＴＪ７の制御下でコンソール４に表示さ
せる。
効敦
以上、本発明によるマシンロック状態監視装置にあって
は、マイクロコンピュータシステムにおけるマシンロッ
ク発生時にサブＣＰ Ｕを動イ１で状態にするとともに
、そのサブＣＰ Ｕ側にコンソールを切換接続させ、サ
ブＣＰ Ｕの制御下においてマシンロック発生時におけ
るバスライン」−の各信号状態を取り込んでその内容を
コンソールに表示させるようにしたもので、そのコンソ
ールの表示内容からマイクロコンピュータシステムにお
けるマシンロック発生状態を容易に把握することができ
るという優れた利点を有している。
は、マイクロコンピュータシステムにおけるマシンロッ
ク発生時にサブＣＰ Ｕを動イ１で状態にするとともに
、そのサブＣＰ Ｕ側にコンソールを切換接続させ、サ
ブＣＰ Ｕの制御下においてマシンロック発生時におけ
るバスライン」−の各信号状態を取り込んでその内容を
コンソールに表示させるようにしたもので、そのコンソ
ールの表示内容からマイクロコンピュータシステムにお
けるマシンロック発生状態を容易に把握することができ
るという優れた利点を有している。
第１図は本発明によるマシンロック状態監視装置の一実
施例を示すブロック構成図、第２図は同実施例の具体的
な回路構成例を示す電気的結線図、第３図は同実施例に
おけるバスライン上の各コマンドの一例を示すタイムチ
ャー１−１第４図は同実施例における各部信号のタイム
チャート、第５図は一般的なマイクロコンピュータシス
テムを示すブロック構成図である。 １・・・メインＣＰＵ ４・・・コンソール ５・・
・マシンロック検出回路 ６・・・信号状態入力周辺回
路 ７・・・サブＣＰＵ ８・・・切換回路 ５２・
・・単安定マルチバイブレータ ５３・・・フリッププ
ロップ第１図 第３図 □時間 第４図 □ θ寺Ｐ４ 第５図 手続補正書 昭和５９年 ８月 ８日 ２、発明の名称 マシンロック状態監視装置 ３、補正をする者 事件との関係 特許出願人 東基部大田区中馬込１丁目３番６号 ４、代理人 昭和 年 月 日 （発送日昭和、 年 月 日） ６、補正により する発明の数 ７、補正の対象 明細曹の発明の詳細な説明の欄および図面８、補正の内
容 （１）明細曹第６頁第３行目、「割込ＩＮＴＪとあるな
「割込応答ＩＮＴＡ Ｊに訂正する。 （２）本願の図面中第２図および第３図を別紙のとおり
訂正する。
施例を示すブロック構成図、第２図は同実施例の具体的
な回路構成例を示す電気的結線図、第３図は同実施例に
おけるバスライン上の各コマンドの一例を示すタイムチ
ャー１−１第４図は同実施例における各部信号のタイム
チャート、第５図は一般的なマイクロコンピュータシス
テムを示すブロック構成図である。 １・・・メインＣＰＵ ４・・・コンソール ５・・
・マシンロック検出回路 ６・・・信号状態入力周辺回
路 ７・・・サブＣＰＵ ８・・・切換回路 ５２・
・・単安定マルチバイブレータ ５３・・・フリッププ
ロップ第１図 第３図 □時間 第４図 □ θ寺Ｐ４ 第５図 手続補正書 昭和５９年 ８月 ８日 ２、発明の名称 マシンロック状態監視装置 ３、補正をする者 事件との関係 特許出願人 東基部大田区中馬込１丁目３番６号 ４、代理人 昭和 年 月 日 （発送日昭和、 年 月 日） ６、補正により する発明の数 ７、補正の対象 明細曹の発明の詳細な説明の欄および図面８、補正の内
容 （１）明細曹第６頁第３行目、「割込ＩＮＴＪとあるな
「割込応答ＩＮＴＡ Ｊに訂正する。 （２）本願の図面中第２図および第３図を別紙のとおり
訂正する。
Claims (1)
- システムのメインＣＰＵにコンソールが接続されたマイ
クロコンピュータシステムにあって、そのマイクロコン
ピュータシステムに生じたマシンロック状態を検出する
マシンロック検出回路と、そのマシンロック検出信号に
応じて動作状態になるサブＣＰＵと、同じくマシンロッ
ク検出信号に応じて前記コンソールをサブＣＰＵ側に切
換接続させる切換回路と、マシンロック発生時における
マイクロコンピュータシステムのバスライン上における
信号状態をサブＣＰＵに伝える信号状態入力周辺回路と
を設けることによって構成されたマシンロック状態監視
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126963A JPS616744A (ja) | 1984-06-20 | 1984-06-20 | マシンロツク状態監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126963A JPS616744A (ja) | 1984-06-20 | 1984-06-20 | マシンロツク状態監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS616744A true JPS616744A (ja) | 1986-01-13 |
Family
ID=14948227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59126963A Pending JPS616744A (ja) | 1984-06-20 | 1984-06-20 | マシンロツク状態監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288010A (ja) * | 2001-03-28 | 2002-10-04 | Toshiba Corp | 監視装置 |
-
1984
- 1984-06-20 JP JP59126963A patent/JPS616744A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288010A (ja) * | 2001-03-28 | 2002-10-04 | Toshiba Corp | 監視装置 |
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