JPS616834A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS616834A
JPS616834A JP59127825A JP12782584A JPS616834A JP S616834 A JPS616834 A JP S616834A JP 59127825 A JP59127825 A JP 59127825A JP 12782584 A JP12782584 A JP 12782584A JP S616834 A JPS616834 A JP S616834A
Authority
JP
Japan
Prior art keywords
substrate
pattern
bonding
reinforcing
reinforcing pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59127825A
Other languages
English (en)
Inventor
Tadanobu Terui
照井 忠信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP59127825A priority Critical patent/JPS616834A/ja
Publication of JPS616834A publication Critical patent/JPS616834A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/611Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • H10W72/07531Techniques
    • H10W72/07532Compression bonding, e.g. thermocompression bonding
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • H10W72/07531Techniques
    • H10W72/07532Compression bonding, e.g. thermocompression bonding
    • H10W72/07533Ultrasonic bonding, e.g. thermosonic bonding
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • H10W72/07551Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/531Shapes of wire connectors
    • H10W72/536Shapes of wire connectors the connected ends being ball-shaped
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/531Shapes of wire connectors
    • H10W72/5363Shapes of wire connectors the connected ends being wedge-shaped
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/541Dispositions of bond wires
    • H10W72/5445Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
    • H10W72/884Die-attach connectors and bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はワイヤボンディング効率を改良した半導体装置
の製造方法に関する。
半導体チップ(以下略してチップ)はセラミック基板上
に形成された厚膜または薄膜パターン或いはプリント配
線基板上に形成された微細パターン上にワイヤポンディ
ング、フェイスダウンボンディング、ビームリードボン
ディングなどの方法で回路接続されている。
ここでビームリードボンディングはダイオードやトラン
ジスタのように端子数の少ないチップに対して適用され
ているが、ICのように構成素子数が増し、従って端子
数が増加すると製作が困難となる。
そこでICの回路接続にはワイヤボンディング或いはフ
ェイスダウンポンディングが使用されている。
また更に構成素子数の多いLSIやVLS Iになると
端子数が数百にも達するのでワイヤボンディングは工数
が掛り過ぎて無理であり、効率の良いフェイスダウンボ
ンディング法が普及しつつある。
本発明はプリント配線基板(以下略して基板)の上にチ
ップを装着してワイヤボンディング法により回路接続を
行う場合の装着方法に関するものである。
〔従来の技術〕
第2図はチップ1を基板2の上のステージ3に接着固定
した後にチップ1の周辺に設けられているパッド4と導
体パターン5の先端に形成されているリード部6とを金
線などのワイヤ7を用いてワイヤボンディングした状態
を示している。
ここでワイヤボンディングには常温で超音波熔接する場
合と加熱しながら超音波熔接する場合とがあるが、金線
<Au )を用いる場合は後者の方法がとられている。
すなわち溶融して丸くなった金線の先端をチップのパッ
ド4に超音波熱圧着した後に機械的に比較的安定な導体
パターンのリード部6にまで金線を引き、超音波熱圧着
することにより第2図に示すようなワイヤ接続が行われ
ている。
なお図においては一個所のみのボンディングを示し、他
は省略しである。
ここで従来は基板の厚さが充分あるためボンディング不
良は発生しなかったが、使用する基板が薄くなるに従っ
てボンディング不良が発生すると云う問題が生してきた
すなわち基板の材料としてガラスエポキシが使用される
ことが多いが、フレキシブルプリント板のような用途の
場合は厚さが0.11程度のものが使用されており、こ
の上に厚さが20μmの銅箔(Cu)を接着して基板が
作られている。
このように薄い基板2のステージ3にチップ1を接着剤
により固定したのち、ワイヤボンディングを行うために
基板を200℃以上にまで加熱すると基板2が薄いこと
に加え、基板の成分であるエポキシが軟化するので超音
波熱圧着に際して超音波の減衰が甚だしく、所定の接着
力を得ることができない。そこで基板加熱温度を成るべ
く低い温度例えば150 ’Cにまで下げて熱圧着を行
っているが、基板が柔らかいために良好な接着を得には
充分な注意を必要としている。
また図に示すようにリード部6の裏面に導体パターン5
が存在しない場合は熱圧着に当たって基板2が沈み込み
、ボンディング装置からの超音波振動が充分に伝わらな
い問題があった。
〔発明が解決しようとする問題点〕
本発明に係る問題点は厚さが数100μmのように薄い
合成樹脂製の基板上の配線パターンに充分な接着力を持
つワイヤボンディングを行う方法を開発することである
〔問題点を解決するだめの手段〕
−F記の問題点は半導体チップを回路基板に接着したる
のち該回路基板上にパターン形成してなるリード部と半
導体チップのパッド部とを回路接続するに当たり、前記
回路基板のり一ト部パターンの裏面位置に予め該リード
部を覆う補強用パターンを形成しておきワイヤボンディ
ングを行うことにより解決することができる。
〔作用〕
本発明は現在殆どの基板が両面基板であることから、ワ
イヤボンディングを行う導体パターン5のリード部6が
設けられている基板の裏面部にもしもなんらかのパター
ンが存在してない場合、この位置に補強用のダミーパタ
ーンを形成することによって実効的に超音波熱圧着が行
われる基板の硬度を高めるものである。
〔実施例〕
第1図は本発明に係る装着構造を示すもので同図(A)
は平面図また(B)は側面図である。
すなわちチップ1に設けられている複数個のパッド4と
基板2の上のリード部6とをワイヤ7により超音波熱圧
着した状態を示している。
本発明はかかる超音波熱圧着を行うに先立ち、予めリー
ド部6に相当する裏面位置に破線で示す補強用パターン
8を設けておくことにより接着強度を向上するものであ
る。
ここで補強用パターン8は通常のパターン形成と同時に
写真食刻技術を用いて作ればよく、またその位置に他の
パターンがあればそれで代用できる。
このようにして基板の強度を補強すると基板の厚さが薄
<、また軟らかな場合であっても効率よくボンディング
を行うことができる。
〔発明の効果〕
以上述べたように本発明の実施により基板強度を補強す
ることができ、そのため金線を使用してワイヤボンディ
ングを行う場合、従来の方法では基板温度を150°C
以下に下げてホンディングを行う必要があったが、本発
明の実施により200°C程度にあげることが可能とな
り、充分な接着強度を持たせることが可能となった。
【図面の簡単な説明】
第1図は本発明を実施して半導体チップのボンディング
を行う状態を示す説明図で、同図(A)は平面図、同図
(B)は側面図。 第2図は従来法を説明する側面図である。 図において 1はチップ、      2はプリント配線基板、4は
パッド、      6はリード部、7ばワイヤ、  
    8は補強パターン、である。 第1図 美21に プリント曹乙C艮渥4旦

Claims (1)

    【特許請求の範囲】
  1. 半導体チップを回路基板に接着したるのち、該回路基板
    上にパターン形成した配線パターンのリード部と半導体
    チップのパッド部とを回路接続するに当たり、前記回路
    基板のリード部パターンの裏面位置に予め該リード部を
    覆う補強用パターンを形成しておきワイヤボンディング
    を行うことを特徴とする半導体装置の製造方法。
JP59127825A 1984-06-21 1984-06-21 半導体装置の製造方法 Pending JPS616834A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59127825A JPS616834A (ja) 1984-06-21 1984-06-21 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59127825A JPS616834A (ja) 1984-06-21 1984-06-21 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS616834A true JPS616834A (ja) 1986-01-13

Family

ID=14969598

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59127825A Pending JPS616834A (ja) 1984-06-21 1984-06-21 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS616834A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02120868U (ja) * 1989-03-15 1990-09-28
JPH03102768U (ja) * 1990-02-09 1991-10-25
JPH05118936A (ja) * 1991-10-25 1993-05-14 Yamatake Honeywell Co Ltd 薄膜ダイアフラム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02120868U (ja) * 1989-03-15 1990-09-28
JPH03102768U (ja) * 1990-02-09 1991-10-25
JPH05118936A (ja) * 1991-10-25 1993-05-14 Yamatake Honeywell Co Ltd 薄膜ダイアフラム

Similar Documents

Publication Publication Date Title
JP3578770B2 (ja) 半導体装置
JP2002373969A (ja) 半導体装置及び半導体装置の製造方法
US6271057B1 (en) Method of making semiconductor chip package
JPH09129672A (ja) 半導体パッケージのテープ自動結合構造
US6369450B1 (en) Method of producing mounting structure and mounting structure produced by the same
JPH1022334A (ja) 半導体装置
JP2570468B2 (ja) Lsiモジュールの製造方法
JPH0554697B2 (ja)
JPS62111457A (ja) マルチチツプパツケ−ジ
JP2002280416A (ja) フレキシブル配線板とicチップとのマトリックス接合方法
JPH077042A (ja) 熱整合されたicチップ装置および製造方法
KR19980025889A (ko) 중합체층이 개재된 반도체 칩과 기판 간의 범프 접속 구조
JPS5940539A (ja) 半導体装置およびその製造方法
JP2822987B2 (ja) 電子回路パッケージ組立体およびその製造方法
JPH08191187A (ja) 多層回路配線基板
KR19990059688A (ko) 플립칩 실장 방법
JPH04127547A (ja) Lsi実装構造体
JPH07122589A (ja) 半導体装置及びその製造方法
JPH06191184A (ja) Icカード
KR950002210B1 (ko) 반도체 칩 실장 방법
JP3449097B2 (ja) 半導体装置
JPH07170050A (ja) 半導体装置
JPH04275443A (ja) 半導体集積回路装置
JPH09162246A (ja) Tabテープの接続構造及び接続方法
JPH05235547A (ja) 薄膜基板の配線構造