JPH0289415A - 倍周波数信号発生回路 - Google Patents
倍周波数信号発生回路Info
- Publication number
- JPH0289415A JPH0289415A JP63241310A JP24131088A JPH0289415A JP H0289415 A JPH0289415 A JP H0289415A JP 63241310 A JP63241310 A JP 63241310A JP 24131088 A JP24131088 A JP 24131088A JP H0289415 A JPH0289415 A JP H0289415A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- inverse
- flip
- flop
- count
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は任意のデユーティサイクルの繰り返しパルス列
をデユーティサイクル１／２で２倍の周波数のパルス列
にすることに関するものである。
をデユーティサイクル１／２で２倍の周波数のパルス列
にすることに関するものである。
従来の技術
従来の例では、トリガ発生回路によりパルス列を１／４
周期だけ遅延させることにより、デユーティサイクル１
／２で、２倍の周波数をもつパルス列をつくることがで
きる。
周期だけ遅延させることにより、デユーティサイクル１
／２で、２倍の周波数をもつパルス列をつくることがで
きる。
発明が解決しようとする課題
しかしながら、上記従来の構成では、正確に１／４周期
の遅延を実現することが困難である。
の遅延を実現することが困難である。
また、デユーティサイクル１／２のパルス列以外の場合
には、デユーティサイクル１／２で２倍の周波数をもっ
たパルス列をつくることができなかった。
には、デユーティサイクル１／２で２倍の周波数をもっ
たパルス列をつくることができなかった。
課題を解決するための手段
この目的を達成するために、本発明の倍周波数発生回路
は、クロック発生器、このクロックにより駆動されるカ
ウンタ、および逆算カウンタ、波形の立ち上がり又は立
ち下がりエツジを検出するための微分器、カウンタと逆
算カウンタにより駆動されるフリップフロップにより構
成されている。
は、クロック発生器、このクロックにより駆動されるカ
ウンタ、および逆算カウンタ、波形の立ち上がり又は立
ち下がりエツジを検出するための微分器、カウンタと逆
算カウンタにより駆動されるフリップフロップにより構
成されている。
作用
この構成によって、任意のデユーティサイクルのパルス
列を、この周期より充分短かい周期のクロックパルスで
カウントし、デユーティサイクル１／２で２倍の周波数
を持った波形を発生することができる。
列を、この周期より充分短かい周期のクロックパルスで
カウントし、デユーティサイクル１／２で２倍の周波数
を持った波形を発生することができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。第１図において、１はクロック発生器、２は
クロック発生器１の信号により駆動されるカウンタ、３
，４．５は各々、クロック発生器１の信号により駆動さ
れる逆算カウンタ、６は信号立ち上がり、又は立ち下が
りエツジを検出するための微分器、７はカウンタ２およ
び逆算カウンタ３，４．５により駆動されるフリップフ
ロップである。まず、微分器６の出力でカウンタ２のデ
ータを下位１ビットを除いて逆算カウンタ３に移し、更
にカウンタ２のデータを下位２ビット除いて逆算カウン
タ４に移し、カウンタ２をリセットして、フリップフロ
ップ５をセットする。
説明する。第１図において、１はクロック発生器、２は
クロック発生器１の信号により駆動されるカウンタ、３
，４．５は各々、クロック発生器１の信号により駆動さ
れる逆算カウンタ、６は信号立ち上がり、又は立ち下が
りエツジを検出するための微分器、７はカウンタ２およ
び逆算カウンタ３，４．５により駆動されるフリップフ
ロップである。まず、微分器６の出力でカウンタ２のデ
ータを下位１ビットを除いて逆算カウンタ３に移し、更
にカウンタ２のデータを下位２ビット除いて逆算カウン
タ４に移し、カウンタ２をリセットして、フリップフロ
ップ５をセットする。
その後、カウンタ２はクロック発生器１のクロック信号
のカウントを開始し、逆算カウンタ３，４は減算を開始
し、逆算カウンタ４がクリア状態になったとき、フリッ
プフロップ５をリセットするとともに、逆算カウンタ３
のデータを１ビット上位にずらせて、逆算カウンタ５に
移す。
のカウントを開始し、逆算カウンタ３，４は減算を開始
し、逆算カウンタ４がクリア状態になったとき、フリッ
プフロップ５をリセットするとともに、逆算カウンタ３
のデータを１ビット上位にずらせて、逆算カウンタ５に
移す。
逆算カウンタ５は減算を開始し、逆算カウンタ３がクリ
ア状態になったとき、フリップフロップ７をセットする
。更に、逆算カウンタ５がクリア状態になったとき、フ
リップフロップ７をリセットする。以上のようにして、
カウンタ２のデータの１／２倍が逆算カウンタ３に、１
／４倍が逆算カウンタ４に移され、フリップフロップ７
がセットされた時点では、フリップフロップ７の出力は
ハイレベルになり、その後逆算カウンタ３，４が減算し
て、逆算カウンタ４がクリア状態になり、フリップフロ
ップ７がリセットされた時には、フリップフロップ７の
出力はローレベルになり、逆算カウンタ５が減算を開始
する。更に、逆算カウンタ３がクリア状態になり、フリ
ップフロップ７がセットされた時には、フリップフロッ
プ７の出力はハイレベルになり、逆算カウンタ５が減算
してカウンタ５がクリア状態になり、フリップフロップ
７かリセットされた時には、フリップフロップ７の出力
はローレベルになり、周波数が２倍で、デユーティサイ
クル１／２のパルス列を作ることができる。
ア状態になったとき、フリップフロップ７をセットする
。更に、逆算カウンタ５がクリア状態になったとき、フ
リップフロップ７をリセットする。以上のようにして、
カウンタ２のデータの１／２倍が逆算カウンタ３に、１
／４倍が逆算カウンタ４に移され、フリップフロップ７
がセットされた時点では、フリップフロップ７の出力は
ハイレベルになり、その後逆算カウンタ３，４が減算し
て、逆算カウンタ４がクリア状態になり、フリップフロ
ップ７がリセットされた時には、フリップフロップ７の
出力はローレベルになり、逆算カウンタ５が減算を開始
する。更に、逆算カウンタ３がクリア状態になり、フリ
ップフロップ７がセットされた時には、フリップフロッ
プ７の出力はハイレベルになり、逆算カウンタ５が減算
してカウンタ５がクリア状態になり、フリップフロップ
７かリセットされた時には、フリップフロップ７の出力
はローレベルになり、周波数が２倍で、デユーティサイ
クル１／２のパルス列を作ることができる。
発明の効果
以上のように、本発明によれば、クロック発生器１、カ
ウンタ２、逆算カウンタ３．４．５、デイレイ回路６、
フリップフロップ７を設けることにより、デユーティサ
イクル１／２で２倍の周波数のパルスを発生することが
できる。
ウンタ２、逆算カウンタ３．４．５、デイレイ回路６、
フリップフロップ７を設けることにより、デユーティサ
イクル１／２で２倍の周波数のパルスを発生することが
できる。
第１図は本発明の実施例回路構成図である。
１・・・・・・クロック発生器、２・・・・・・カウン
タ、３・・・・・・逆算カウンタ、４・・・・・・逆算
カウンタ、５・・・・・・逆算カウンタ、６・・・・・
・微分器、７・・・・・・フリップフロップ。
タ、３・・・・・・逆算カウンタ、４・・・・・・逆算
カウンタ、５・・・・・・逆算カウンタ、６・・・・・
・微分器、７・・・・・・フリップフロップ。
Claims (1)
- クロック発生器、このクロックにより駆動されるカウン
タおよび第１の逆算カウンタ、第２の逆算カウンタ、第
３の逆算カウンタ、信号の立ち上がり、又は立ち下がり
エッジを検出するための微分器、およびカウンタと前記
第１〜第３の逆算カウンタとにより駆動されるフリップ
フロップを備え、前記微分器の出力で前記カウンタのデ
ータを下位１ビットを除いて前記第１の逆算カウンタに
移し、更に前記カウンタのデータを下位２ビットを除い
て前記第２の逆算カウンタに移し、かつ、前記カウンタ
をリセットして、前記フリップフロップをセットし、前
記カウンタで前記クロック発生器のクロックカウントを
開始し、前記第１、第２の逆算カウンタで減算を開始し
、前記第２の逆算カウンタがクリア状態になったとき、
前記フリップフロップをリセットするとともに、前記第
１の逆算カウンタのデータを１ビット上位にずらせて、
前記第３の逆算カウンタに移し、同第３の逆算カウンタ
で減算を開始し、前記第１の逆算カウンタがクリア状態
になったとき、前記フリップフロップをセットして、前
記第３の逆算カウンタがクリア状態になったとき、前記
フリップフロップをリセットすることを特徴とする倍周
波数信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241310A JPH0289415A (ja) | 1988-09-27 | 1988-09-27 | 倍周波数信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241310A JPH0289415A (ja) | 1988-09-27 | 1988-09-27 | 倍周波数信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0289415A true JPH0289415A (ja) | 1990-03-29 |
Family
ID=17072386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241310A Pending JPH0289415A (ja) | 1988-09-27 | 1988-09-27 | 倍周波数信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0289415A (ja) |
-
1988
- 1988-09-27 JP JP63241310A patent/JPH0289415A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SE8103262L (sv) | Vagformgenerator | |
| JPS633230Y2 (ja) | ||
| US4558457A (en) | Counter circuit having improved output response | |
| JPH0289416A (ja) | 倍周波数信号発生回路 | |
| JPH0289414A (ja) | 倍周波数信号発生回路 | |
| JPS6347083Y2 (ja) | ||
| JP3211283B2 (ja) | フィルター回路 | |
| JPS5465582A (en) | Judgement circuit of chattering time | |
| JPH0516741Y2 (ja) | ||
| JPH01191515A (ja) | 波形整形器 | |
| JP2564105Y2 (ja) | パルス生成器 | |
| JPH042505Y2 (ja) | ||
| JPH0437215A (ja) | 微分パルス作成回路 | |
| JPH0323714Y2 (ja) | ||
| JPS62184373A (ja) | 試験信号発生回路 | |
| JPS616924A (ja) | パルス検出回路 | |
| JPS57175260A (en) | Detector of revolving direction | |
| JPS58137325A (ja) | パルス遅延装置 | |
| SU752306A1 (ru) | Датчик равноверо тных двоичных символов | |
| JPH0540469Y2 (ja) | ||
| JPH0222567A (ja) | デューティ検出回路 | |
| JPS5858032B2 (ja) | パルス幅測定方法 | |
| JPS6197234U (ja) | ||
| JPH0315371B2 (ja) | ||
| JPS639686B2 (ja) |