JPH02222321A - パルス列検出回路 - Google Patents
パルス列検出回路Info
- Publication number
- JPH02222321A JPH02222321A JP1043738A JP4373889A JPH02222321A JP H02222321 A JPH02222321 A JP H02222321A JP 1043738 A JP1043738 A JP 1043738A JP 4373889 A JP4373889 A JP 4373889A JP H02222321 A JPH02222321 A JP H02222321A
- Authority
- JP
- Japan
- Prior art keywords
- value
- counter
- pulse train
- output
- input pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は入力パルス列の存在を検出するパルス列検出装
置に関するものである。
置に関するものである。
従来の技術
第３図は従来のパルス列検出装置、第４図はその動作波
形を示すものである。
形を示すものである。
第３図において、４は入力パルスＸのトリガに対して準
安定状態であっても応答し、再び準安定状態を開始する
再トリガ形単安定ｉルチ回路である。
安定状態であっても応答し、再び準安定状態を開始する
再トリガ形単安定ｉルチ回路である。
以上のように構成された従来のパルス列検出装置につい
て、以下その動作を説明するさまず再トリガ形単安定マ
ルチ回路４の準安定期間τ、を入力パルス列の周期τ８
より大きくする。
て、以下その動作を説明するさまず再トリガ形単安定マ
ルチ回路４の準安定期間τ、を入力パルス列の周期τ８
より大きくする。
入力パルス列が立ち上ると、再トリガ形単安定マルチ回
路４が準安定状態になり、出力ｙはハイレベルになる。
路４が準安定状態になり、出力ｙはハイレベルになる。
そして入力パルスＸが周期Ｔ８で立ち上るたびに再トリ
ガ形単安定マルチ回路４は準安定状態を開始し、出力Ｆ
はハイレベルを保持する。次に入力パルス！が立ち上が
ってから再トリガ形単安定マルチ回路４の準安定期間Ｔ
、後までに再び入力パルス！が立ち上らなければ、再ト
リガ形単安定マルチ回路４は安定状態になシ、出力ｙは
ロウレベルになる。したがって、入力パルスＸのパルス
列の長さに応じた方形波の出力を発生する。
ガ形単安定マルチ回路４は準安定状態を開始し、出力Ｆ
はハイレベルを保持する。次に入力パルス！が立ち上が
ってから再トリガ形単安定マルチ回路４の準安定期間Ｔ
、後までに再び入力パルス！が立ち上らなければ、再ト
リガ形単安定マルチ回路４は安定状態になシ、出力ｙは
ロウレベルになる。したがって、入力パルスＸのパルス
列の長さに応じた方形波の出力を発生する。
発明が解決しようとする課題
しかしながら、上記の構成では、入力パルス３ｇ −Ｌ
のパルス列を連続化するために再トリガ形単安定マルチ
回路４１ｒ、用いているので、再トリガ形単安定マルチ
回路４の準安定期間Ｔ、を定めるために時定数設定用の
外付部品が必要であり集積回路化ができないという欠点
を有していた。
のパルス列を連続化するために再トリガ形単安定マルチ
回路４１ｒ、用いているので、再トリガ形単安定マルチ
回路４の準安定期間Ｔ、を定めるために時定数設定用の
外付部品が必要であり集積回路化ができないという欠点
を有していた。
本発明は上記従来の課題を解決するもので、時定数設定
用の外付部品を使用せずに入力パルスのパルス列を連続
化することのできるパルス列検出装置を提供することを
目的とする。
用の外付部品を使用せずに入力パルスのパルス列を連続
化することのできるパルス列検出装置を提供することを
目的とする。
課題を解決するための手段
この目的を達成するために本パルス列検出装置は、基準
クロックをカウントするカウンタと、上記カウンタのカ
ウント動作の途中に入力パルスが加わったときと、上記
カウンタのカウント動作の途中にカウント値が予め定め
られた値になったときとで互いに異なる出力を発生する
とともに、上記カウンタの値を再設定する出力回路から
構成されている。
クロックをカウントするカウンタと、上記カウンタのカ
ウント動作の途中に入力パルスが加わったときと、上記
カウンタのカウント動作の途中にカウント値が予め定め
られた値になったときとで互いに異なる出力を発生する
とともに、上記カウンタの値を再設定する出力回路から
構成されている。
作用
このようにすれば、基準クロックの周波数と、予め定め
られるカウンタのカウント値を調整することで、時定数
設定用の外付部品を使用せずに入力パルスのパルス列を
連続化することができる。
られるカウンタのカウント値を調整することで、時定数
設定用の外付部品を使用せずに入力パルスのパルス列を
連続化することができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるパルス列検出装置の
ブロック図、第２図はその動作波形図である。第１図に
おいて、１は基準クロックＢをカウントするカウンタ、
２はカウンタ１の値がｎ値になったことを検出するｎ値
検出回路、３は入力パルスムでセットされｎ値検出回路
２の出力ＣでリセットされるＲＳフリップフロップ（以
下Ｒ５−ＦＦと呼ぶ）である。
ブロック図、第２図はその動作波形図である。第１図に
おいて、１は基準クロックＢをカウントするカウンタ、
２はカウンタ１の値がｎ値になったことを検出するｎ値
検出回路、３は入力パルスムでセットされｎ値検出回路
２の出力ＣでリセットされるＲＳフリップフロップ（以
下Ｒ５−ＦＦと呼ぶ）である。
以上のように構成された本実施例のパルス列検出装置に
ついて、以下その動作を説明する。
ついて、以下その動作を説明する。
まず入カパルスムの立ち上りでＲ５−ＦＦ３がセットさ
れ出力りはハイレベルとなり、入カパルスムがハイレベ
ルの期間、カウンタ１の値はリセットされてゼロの状態
にある。そして入カバ、句植が立ち下り、ロウレベルに
なると、カウンタ１は基準クロックＢをカウントスター
トする。しかしカウンタ１の値が予め定められた値ｎま
でカウントしないうちに入力パルスムが立ち上ると、カ
ウンタ１の値は再びリセットされ出力りはハイレベルを
保持する。またカウンタ１の値が予め定められた値ｎに
なるとｎ値検出回路で検出され、その出力ＣがＲ８−Ｆ
Ｆ３をリセットし出力りはロウレベルになる。
れ出力りはハイレベルとなり、入カパルスムがハイレベ
ルの期間、カウンタ１の値はリセットされてゼロの状態
にある。そして入カバ、句植が立ち下り、ロウレベルに
なると、カウンタ１は基準クロックＢをカウントスター
トする。しかしカウンタ１の値が予め定められた値ｎま
でカウントしないうちに入力パルスムが立ち上ると、カ
ウンタ１の値は再びリセットされ出力りはハイレベルを
保持する。またカウンタ１の値が予め定められた値ｎに
なるとｎ値検出回路で検出され、その出力ＣがＲ８−Ｆ
Ｆ３をリセットし出力りはロウレベルになる。
以上のように本実施例によれば（基準クロックＢの周期
ＴＢ Ｘ予め定められた値ｎ）の値を入カパルスムのロ
ウレベルの期間Ｔムよシ大きく設定すれば、入カパルス
ムのパルス列の長さに応じた方形波の出力を発生するこ
とができる。
ＴＢ Ｘ予め定められた値ｎ）の値を入カパルスムのロ
ウレベルの期間Ｔムよシ大きく設定すれば、入カパルス
ムのパルス列の長さに応じた方形波の出力を発生するこ
とができる。
なお、上記実施例では基準クロックをアップカウントし
ていたが、ダウンカウントにしてもよい。
ていたが、ダウンカウントにしてもよい。
このときはｎ値を検出するかわりにゼロ値を検出し、入
力パルスが立ち上がったときとゼロ値を検出したときに
カウンタのカウント値をｎ値に設定すればよい。さらに
上記実施例では、出力回路としてＲ８−ＦＦ３を用いた
がこれに限定されるものではなく、入力パルスが立ち上
がったときと、カウント値が予め設定された値になった
ときで、互いに異なる出力を発生するものであればよい
。
力パルスが立ち上がったときとゼロ値を検出したときに
カウンタのカウント値をｎ値に設定すればよい。さらに
上記実施例では、出力回路としてＲ８−ＦＦ３を用いた
がこれに限定されるものではなく、入力パルスが立ち上
がったときと、カウント値が予め設定された値になった
ときで、互いに異なる出力を発生するものであればよい
。
発明の効果
本発明は基準クロックをカウントし、入力パルスが加わ
ったときと、カウント値が予め定められた所定の値にな
ったときとその両方で互いに異なる出力を発生するとと
もに、カウンタの値を再設定するように構成したもので
ある。さらに基準クロックの周波数と予め定められたカ
ウント値を調整することで、入力パルスのパルス列を連
続化しパルス列の長さに応じた方形波を出力することが
できる。このため時定数設定用の外付部品を使用しなく
ても集積回路化が容易に実現できる。
ったときと、カウント値が予め定められた所定の値にな
ったときとその両方で互いに異なる出力を発生するとと
もに、カウンタの値を再設定するように構成したもので
ある。さらに基準クロックの周波数と予め定められたカ
ウント値を調整することで、入力パルスのパルス列を連
続化しパルス列の長さに応じた方形波を出力することが
できる。このため時定数設定用の外付部品を使用しなく
ても集積回路化が容易に実現できる。
第１図は本発明の一実施例におけるパルス列検出装置の
ブロック図、第２図は本発明の一実施例におけるパルス
列検出装置のタイミングチャート、第３図は従来のパル
ス列検出装置のブロック図、第４図は従来のパルス列検
出装置のタイミングチャートである。 １・・・・・・カウンタ、２・・・・・・ｎ値検出回路
、３・・・・・・ＲＳフリップフロップ、４・・・・・
・再トリガ形単安定マルチ回路。
ブロック図、第２図は本発明の一実施例におけるパルス
列検出装置のタイミングチャート、第３図は従来のパル
ス列検出装置のブロック図、第４図は従来のパルス列検
出装置のタイミングチャートである。 １・・・・・・カウンタ、２・・・・・・ｎ値検出回路
、３・・・・・・ＲＳフリップフロップ、４・・・・・
・再トリガ形単安定マルチ回路。
Claims (1)
- 基準クロックをカウントするカウンタと、前記カウンタ
のカウント動作の途中に入力パルスが加わったときと、
前記カウンタのカウント動作の途中にカウント値が予め
定められた値になったときとで互いに異なる出力を発生
するとともに、前記カウンタの値を再設定する出力回路
とを備えたパルス列検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043738A JPH02222321A (ja) | 1989-02-23 | 1989-02-23 | パルス列検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043738A JPH02222321A (ja) | 1989-02-23 | 1989-02-23 | パルス列検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02222321A true JPH02222321A (ja) | 1990-09-05 |
Family
ID=12672120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1043738A Pending JPH02222321A (ja) | 1989-02-23 | 1989-02-23 | パルス列検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02222321A (ja) |
-
1989
- 1989-02-23 JP JP1043738A patent/JPH02222321A/ja active Pending
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