JPS6184113A - 論理積演算用の半導体回路装置 - Google Patents
論理積演算用の半導体回路装置Info
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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- H03K19/0866—Stacked emitter coupled logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特許請求の範囲第１項の前文によるエミッタ
結合論理（ＥＣＬ）回路内の論理積演算の実現に関する
。
結合論理（ＥＣＬ）回路内の論理積演算の実現に関する
。
ＥＣＬ論理モジュールは、トランジスタの飽和が生じな
いので、特に高速性の点で優れている。
いので、特に高速性の点で優れている。
その回路原理は、１つの差動増幅器内に１つの一定のエ
ミッタ電流が供給され、また第１のトランジスタのベー
スがＬレベルとＨレベルとの間のバイアス電圧を有する
ことに基づいている。第２のトランジスタのベースの電
位に応じて第２のトランジスタまたは第１のトランジス
タが、それぞれ付属のコレクタ抵抗に、出力状態を決定
する１つの電圧降下を生ずる電流を受ける。論理積演算
は、多くのこのような段が重なり合って位置している直
列ゲーティング、すなわち最も下のレベル平面のコレク
タがそれぞれ次に高い電位平面に属する差動段のエミッ
タと接続されており、また最も上の平面のみがコレクタ
抵抗を有する直列ゲーティングにより非常に簡単に実現
可能である。オアゲートでは最も上の電位平面のコレク
タは１つの節点に、またそこからコレクタ抵抗に通じて
いる。
ミッタ電流が供給され、また第１のトランジスタのベー
スがＬレベルとＨレベルとの間のバイアス電圧を有する
ことに基づいている。第２のトランジスタのベースの電
位に応じて第２のトランジスタまたは第１のトランジス
タが、それぞれ付属のコレクタ抵抗に、出力状態を決定
する１つの電圧降下を生ずる電流を受ける。論理積演算
は、多くのこのような段が重なり合って位置している直
列ゲーティング、すなわち最も下のレベル平面のコレク
タがそれぞれ次に高い電位平面に属する差動段のエミッ
タと接続されており、また最も上の平面のみがコレクタ
抵抗を有する直列ゲーティングにより非常に簡単に実現
可能である。オアゲートでは最も上の電位平面のコレク
タは１つの節点に、またそこからコレクタ抵抗に通じて
いる。
論理積演算における入力変数の数は、レベルが各１つの
ダイオード電圧だけ異なる可能な直列ゲーティング段の
数により制限されている。十分な信号変化幅を保証する
ため、４．５ないし５．２■の供給電圧における必要な
電流源の考慮のもとに最大３つの段が重なり合って位置
し得る。
ダイオード電圧だけ異なる可能な直列ゲーティング段の
数により制限されている。十分な信号変化幅を保証する
ため、４．５ないし５．２■の供給電圧における必要な
電流源の考慮のもとに最大３つの段が重なり合って位置
し得る。
１つのアンドゲート内の３つよりも多い入力変数の実現
は公知の技術に従って、それぞれ部分論理演算を行う多
くの直列ゲーティングゲートの縦続接続により行われる
。その際、３つの入力変数から、次に続くゲートの１つ
の入力端を駆動する１つの（補助）出力信号が生ずる。
は公知の技術に従って、それぞれ部分論理演算を行う多
くの直列ゲーティングゲートの縦続接続により行われる
。その際、３つの入力変数から、次に続くゲートの１つ
の入力端を駆動する１つの（補助）出力信号が生ずる。
たとえば、４つの入力変数は、第２図中にう、チを有す
る１つの４ビツト・マルチプレクサの１つの回路の例で
示されているように、第１のゲートの３つの直列ゲーテ
ィング段および第２のゲートの２つの段を必要とする。
る１つの４ビツト・マルチプレクサの１つの回路の例で
示されているように、第１のゲートの３つの直列ゲーテ
ィング段および第２のゲートの２つの段を必要とする。
第２図の回路例に属する論理機能は
Ｑ （ｔ）＝Ａ−Ｂ−Ｃ−ＤＩ＋Ａ−ＩＴ−Ｃ−Ｄ２＋
λ・Ｂ−Ｃ−Ｄ３＋人・Ｈ−Ｃ−Ｄ４＋Ｑ（ｔ−１）
・ご である。アンドゲートの最大４つの入力変数は２つの縦
続接続された直列ゲーティングゲートを必要とする。第
１のゲートは論理機能Ｍ＝Ａ −Ｂ・Ｄｌ＋Ａ−ＩＪ−
Ｄ２＋λ・Ｂ−Ｄ３＋Ｘ−Ｈ−Ｄ４を実現し、また第２
のゲートは論理機能Ｑ（ｔ）＝Ｍ−Ｃ＋Ｑ （ｔ−１）
・ごを実現する。最も下のレベル平面ＶＳＩ上には
、それぞれエミッタ抵抗Ｒ１１ないしＲＩ７を有し回路
に電流を供給する定電流Ｒ１１ないし■７が位置してい
る。ベースハイアス電圧ＶＢ３を有する最も下の直列ゲ
ーティング段の両差動増幅器ＤＡおよびＤＣは工、ミッ
タホロワＴＡおよびＴＣおよびそれらの入力端Ａおよび
Ｃにより制御される。ダイオードＤＩＡおよびＤＩＣは
、入力端ＢおよびＭを有するエミッタホロワＴＢ１ＴＭ
およびＴＩＱ（ｔ−１）により、またベース直列抵抗Ｒ
Ｅ３と結びついてＱにより制御される差動段ＤＢＩ、Ｄ
Ｂ２、ＤＭおよびＤＱ（ｔ−１）に対するベースハイア
ス電圧ＶＢ２を有する次に高い段へのレベルマノチング
の役割をする。この平面の上位に差動増幅器ＤＥ１ない
しＤＥ４および入力端ＤｉないしＤ４を有する第３の直
列ゲーティング段が置かれている。付属のバイアス電圧
ＶＢＩは２つの２エミツタトランジスタのベースに与え
られており、それらのコレクタは一緒にされており、ま
た共通のコレクタ抵抗ＲＥＩと結びついて１つの論理和
演算を形成する。そのコレクタ電位はトランジスタＴＭ
を介して、直列に接続されている第２の直列ゲーティン
グゲートの入力端Ｍを制御し、その出力状、６ Ｑおよ
びζは差動段ＤＭおよびＤＱ （ｔ−１）のコレクタお
よびそれらの負荷抵抗ＲＥ２、ＲＥ４およびＲＥ５に生
じ、また回路の出力を形成する。
λ・Ｂ−Ｃ−Ｄ３＋人・Ｈ−Ｃ−Ｄ４＋Ｑ（ｔ−１）
・ご である。アンドゲートの最大４つの入力変数は２つの縦
続接続された直列ゲーティングゲートを必要とする。第
１のゲートは論理機能Ｍ＝Ａ −Ｂ・Ｄｌ＋Ａ−ＩＪ−
Ｄ２＋λ・Ｂ−Ｄ３＋Ｘ−Ｈ−Ｄ４を実現し、また第２
のゲートは論理機能Ｑ（ｔ）＝Ｍ−Ｃ＋Ｑ （ｔ−１）
・ごを実現する。最も下のレベル平面ＶＳＩ上には
、それぞれエミッタ抵抗Ｒ１１ないしＲＩ７を有し回路
に電流を供給する定電流Ｒ１１ないし■７が位置してい
る。ベースハイアス電圧ＶＢ３を有する最も下の直列ゲ
ーティング段の両差動増幅器ＤＡおよびＤＣは工、ミッ
タホロワＴＡおよびＴＣおよびそれらの入力端Ａおよび
Ｃにより制御される。ダイオードＤＩＡおよびＤＩＣは
、入力端ＢおよびＭを有するエミッタホロワＴＢ１ＴＭ
およびＴＩＱ（ｔ−１）により、またベース直列抵抗Ｒ
Ｅ３と結びついてＱにより制御される差動段ＤＢＩ、Ｄ
Ｂ２、ＤＭおよびＤＱ（ｔ−１）に対するベースハイア
ス電圧ＶＢ２を有する次に高い段へのレベルマノチング
の役割をする。この平面の上位に差動増幅器ＤＥ１ない
しＤＥ４および入力端ＤｉないしＤ４を有する第３の直
列ゲーティング段が置かれている。付属のバイアス電圧
ＶＢＩは２つの２エミツタトランジスタのベースに与え
られており、それらのコレクタは一緒にされており、ま
た共通のコレクタ抵抗ＲＥＩと結びついて１つの論理和
演算を形成する。そのコレクタ電位はトランジスタＴＭ
を介して、直列に接続されている第２の直列ゲーティン
グゲートの入力端Ｍを制御し、その出力状、６ Ｑおよ
びζは差動段ＤＭおよびＤＱ （ｔ−１）のコレクタお
よびそれらの負荷抵抗ＲＥ２、ＲＥ４およびＲＥ５に生
じ、また回路の出力を形成する。
この方法の欠点は、通過すべき直列ゲーティング段の数
に関係し、またたとえば第２図による回路に対して典型
的にＱの後の信号Ｄｉに対しては１．０７ｎｓ、Ｑの後
のＡに対しては１．３３ ｎ ｓ、Ｑの後のＢに対して
は１．２０ ｎ ｓである比較的長いゲート通過時間、
高い回路／ｌ！ｉ費により引き起こされる高い電力需要
およびさまざまに最適でない直列ゲーティング段の利用
である。
に関係し、またたとえば第２図による回路に対して典型
的にＱの後の信号Ｄｉに対しては１．０７ｎｓ、Ｑの後
のＡに対しては１．３３ ｎ ｓ、Ｑの後のＢに対して
は１．２０ ｎ ｓである比較的長いゲート通過時間、
高い回路／ｌ！ｉ費により引き起こされる高い電力需要
およびさまざまに最適でない直列ゲーティング段の利用
である。
本発明の目的は、回路技術的な対策により、ただ２つの
直列ゲーティング段によって入力変数の数を一層高め、
かつ信号通過時間を短縮することである。
直列ゲーティング段によって入力変数の数を一層高め、
かつ信号通過時間を短縮することである。
この目的は、本発明によれば、特許請求の範囲第１項に
記載の論理積演算用の半導体回路装置により達成される
。
記載の論理積演算用の半導体回路装置により達成される
。
本発明の好ましい実施態様は特許請求の範囲第２項ない
し第１１項に示されている。
し第１１項に示されている。
以下、第１図に示されている実施例により本発明を一層
詳細に説明する。第２図中の要素と同一の要素には同一
の参照符号が付されている。
詳細に説明する。第２図中の要素と同一の要素には同一
の参照符号が付されている。
第２図と同一の論理機能を回路的に実現する第１図に示
されている実施例は２つの直列ゲーティング段しか必要
とせず、また一層大きい信号変化幅およびそれと結びつ
けられる一層高いノイズイミユニティを可能にする。第
１図による回路は信号ＡとＢとの間の追加的な論理積演
算を実行し、またそのためにドイツ連邦共和国特許第２
５３４７３６号明細書から公知のダイオードデコーダを
使用する。結果は続いて信号Ｃと１つの抵抗において加
算される。
されている実施例は２つの直列ゲーティング段しか必要
とせず、また一層大きい信号変化幅およびそれと結びつ
けられる一層高いノイズイミユニティを可能にする。第
１図による回路は信号ＡとＢとの間の追加的な論理積演
算を実行し、またそのためにドイツ連邦共和国特許第２
５３４７３６号明細書から公知のダイオードデコーダを
使用する。結果は続いて信号Ｃと１つの抵抗において加
算される。
第１図による回路は、それぞれ共通のベース電圧ＶＳ［
により駆動される１つのトランジスタ、ＴＳｌないしＴ
Ｓ８、とそれぞれ自由端子で供給電圧源の極ＶＥＥに接
続されている１つの付属のエミッタ抵抗、Ｒ１１ないし
Ｒ１８、とを含んでいる８つの電流源から電流を供給さ
れる。
により駆動される１つのトランジスタ、ＴＳｌないしＴ
Ｓ８、とそれぞれ自由端子で供給電圧源の極ＶＥＥに接
続されている１つの付属のエミッタ抵抗、Ｒ１１ないし
Ｒ１８、とを含んでいる８つの電流源から電流を供給さ
れる。
下の直列ゲーティング段の次に高いレベル平面上に、ベ
ースバイアス電圧ＶＢ３を有しまた最も上のレベル平面
上に配置されている入力エミッタホロワＴＡおよびＴＢ
からそれらの入力信号ＡおよびＢによりレベルマツチン
グの役割をするダイオードＤＩＡおよびＤＴＢを介して
制御される両差動増幅器ＤＡおよびＤＢが位置している
。ＤＡおよびＤＢのそれぞれ接続されているエミッタに
は電流源トランジスタＴＳ３およびＴＳ４のコレクタが
接続されており、ＶＢ３によりバイアスされていないト
ランジスタのベースまたはＤＩＡおよびＤＩＢの陰極に
は電流源トランジスタＴＳＩおよびＴＳ２のコレクタが
接続されている。
ースバイアス電圧ＶＢ３を有しまた最も上のレベル平面
上に配置されている入力エミッタホロワＴＡおよびＴＢ
からそれらの入力信号ＡおよびＢによりレベルマツチン
グの役割をするダイオードＤＩＡおよびＤＴＢを介して
制御される両差動増幅器ＤＡおよびＤＢが位置している
。ＤＡおよびＤＢのそれぞれ接続されているエミッタに
は電流源トランジスタＴＳ３およびＴＳ４のコレクタが
接続されており、ＶＢ３によりバイアスされていないト
ランジスタのベースまたはＤＩＡおよびＤＩＢの陰極に
は電流源トランジスタＴＳＩおよびＴＳ２のコレクタが
接続されている。
同一のレベル平面上に電流スイッチトランジスタＴ１０
ないしＴ２Ｏが位置しており、それらのエミッタはすべ
て互いにまたＴＳ７のコレクタと接続されている。アド
レス信号Ａ、ＢおよびＣとデータ信号ＤｉないしＤ４と
の論理演算を行う制御トランジスタＴ１０ないしＴ２Ｏ
のベースは付属の電位決定抵抗Ｒ２０ないしＲ２３を介
して電流源トランジスタＴＳ５のコレクタに接続されて
おり、また中央のレベル平面上に配置されているエミッ
タホロワＴＩないしＴ４により駆動される。
ないしＴ２Ｏが位置しており、それらのエミッタはすべ
て互いにまたＴＳ７のコレクタと接続されている。アド
レス信号Ａ、ＢおよびＣとデータ信号ＤｉないしＤ４と
の論理演算を行う制御トランジスタＴ１０ないしＴ２Ｏ
のベースは付属の電位決定抵抗Ｒ２０ないしＲ２３を介
して電流源トランジスタＴＳ５のコレクタに接続されて
おり、また中央のレベル平面上に配置されているエミッ
タホロワＴＩないしＴ４により駆動される。
直列ゲーティング電圧ＶＢ３によりバイアスされている
参照トランジスタＴ５０はラッチの反転制御信号Ｃに対
して責任を負っている。
参照トランジスタＴ５０はラッチの反転制御信号Ｃに対
して責任を負っている。
同時に上の直列ゲーティング段を形成する次に高いレベ
ル平面上で人力信号Ａ、ＢおよびＣの論理演算が実行さ
れる。信号ＡおよびＢ−およびそれらの相補性信号の間
の論理積演算は１つのダイオードデコーダにより行われ
る。これはダイオードとして接続されている２エミツタ
トランジスタＴＥ５ないしＴＢ８と、ベースにバイアス
電圧Ｖ３２を与えられている４エミツタトランジスタＴ
Ｅ９とを含んでいる。
ル平面上で人力信号Ａ、ＢおよびＣの論理演算が実行さ
れる。信号ＡおよびＢ−およびそれらの相補性信号の間
の論理積演算は１つのダイオードデコーダにより行われ
る。これはダイオードとして接続されている２エミツタ
トランジスタＴＥ５ないしＴＢ８と、ベースにバイアス
電圧Ｖ３２を与えられている４エミツタトランジスタＴ
Ｅ９とを含んでいる。
ＴＢ９の第１のエミッタはＴＢ５およびＴＢ７の各１つ
のエミッタならびに段ＤＢのＶＢ３によりバイアスされ
ているトランジスタのコレクタと接続されており、ＴＢ
９の第２のエミッタはＴＢ６およびＴＢ８の各１つのエ
ミッタならびに段ＤＢの信号已により駆動されるトラン
ジスタのコレクタと接続されており、ＴＢ９の第３のエ
ミッタはＴＢ５およびＴＢ６の各第２のエミッタならび
に差動段ＤＡのＶＢ３によりバイアスされているトラン
ジスタのコレクタと接続されており、最後にデコーダの
残りのエミッタ、すなわちＴＢ９の第４のエミッタおよ
びＴＢ７およびＴＢ８の各第２のエミッタおよび段ＤＡ
の信号Ａにより駆動されるトランジスタのコレクタは一
緒に接続されている。
のエミッタならびに段ＤＢのＶＢ３によりバイアスされ
ているトランジスタのコレクタと接続されており、ＴＢ
９の第２のエミッタはＴＢ６およびＴＢ８の各１つのエ
ミッタならびに段ＤＢの信号已により駆動されるトラン
ジスタのコレクタと接続されており、ＴＢ９の第３のエ
ミッタはＴＢ５およびＴＢ６の各第２のエミッタならび
に差動段ＤＡのＶＢ３によりバイアスされているトラン
ジスタのコレクタと接続されており、最後にデコーダの
残りのエミッタ、すなわちＴＢ９の第４のエミッタおよ
びＴＢ７およびＴＢ８の各第２のエミッタおよび段ＤＡ
の信号Ａにより駆動されるトランジスタのコレクタは一
緒に接続されている。
ダイオードデコーダの出力端、すなわち２エミツタトラ
ンジスタＴＥ５ないしＴＥ８のコレクタはエミッタホロ
ワ・トランジスタＴ１ないしＴ４のベースを駆動し、ま
た抵抗Ｒ３０ないしＲ３３を介して、信号Ｃにより駆動
されるエミッタホロワＴＣの出力端に接続されている。
ンジスタＴＥ５ないしＴＥ８のコレクタはエミッタホロ
ワ・トランジスタＴ１ないしＴ４のベースを駆動し、ま
た抵抗Ｒ３０ないしＲ３３を介して、信号Ｃにより駆動
されるエミッタホロワＴＣの出力端に接続されている。
ＴＣのエミッタはさらに４エミツタトランジスタＴＥ９
のコレクタと接続されている。第２図による回路と類似
して、第１図でも信号Ｃがダイオードデコーダの出力端
の電圧レベルを決定し、その際に信号レベルはトランジ
スタＴ１ないしＴ４の飽和を排除する。
のコレクタと接続されている。第２図による回路と類似
して、第１図でも信号Ｃがダイオードデコーダの出力端
の電圧レベルを決定し、その際に信号レベルはトランジ
スタＴ１ないしＴ４の飽和を排除する。
Ｔ１ないしＴ４のコレクタは、人力信号ＤＩないしＤ４
により駆動されるエミッタホロワＴＤＩないしＴＤＡの
出力端と、差動増幅器ＤＤＩないしＤＤ４の制御トラン
ジスタの各一方のベースとに接続されている。ＤＤＩな
いしＤＤ４の各他方のトランジスタのベースには直列ゲ
ーティング電圧ＶＢ２が与えられており、他方において
各差動段に一括されたエミッタはＴ１０ないしＴ４０の
コレクタと接続されている。
により駆動されるエミッタホロワＴＤＩないしＴＤＡの
出力端と、差動増幅器ＤＤＩないしＤＤ４の制御トラン
ジスタの各一方のベースとに接続されている。ＤＤＩな
いしＤＤ４の各他方のトランジスタのベースには直列ゲ
ーティング電圧ＶＢ２が与えられており、他方において
各差動段に一括されたエミッタはＴ１０ないしＴ４０の
コレクタと接続されている。
差動増幅器ＤＤＩないしＤＤ４のＶＢ２によりバイアス
されているトランジスタのコレクタは１つの別の差動増
幅器ＤＱの第１のトランジスタのコレクタと一括接続さ
れて抵抗Ｒ４１を介して供給電圧源の極ＶＣＣと接続さ
れている。コレクタから出力信号Ｑが取出され得る。こ
の出力信号はエミッタホロワＴ７０をも駆動する。この
エミ・ンタホロワはトランジスタＴＳ８のコレクタから
電流を供給され、またその出力は上記別の差動増幅器Ｄ
Ｑの第２のトランジスタを制御する。差動増＠５ＤＱの
この第２のトランジスタのコレクタは差動増幅器ＤＤＩ
ないしＤＤ４のＶＢ２によりバイアスされていない制御
トランジスタのコレクタと、抵抗Ｒ４０を介して供給電
圧源のＩＩＶｃｃに通じている１つの共通の節点を有す
る。この節点から出力信号σが取出され得る。この出力
信号はエミッタホロワＴ６０をも駆動する。このエミッ
タホロワはトランジスタＴＳ６のコレクタから電流を供
給され、またその出力は上記別の差動増幅器ＤＱの第１
のトランジスタを駆動する。差動増幅ＷＤＱの共通のエ
ミッタはトランジスタＴ５０のコレクタと接続されてい
る。エミッタホロワＴＡ、ＴＢ、ＴＣ，ＴＤ ｌないし
ＴＤＡ、Ｔ６０およびＴ７０のコレクタは供給電圧源の
極■ＣＣに接続されている。
されているトランジスタのコレクタは１つの別の差動増
幅器ＤＱの第１のトランジスタのコレクタと一括接続さ
れて抵抗Ｒ４１を介して供給電圧源の極ＶＣＣと接続さ
れている。コレクタから出力信号Ｑが取出され得る。こ
の出力信号はエミッタホロワＴ７０をも駆動する。この
エミ・ンタホロワはトランジスタＴＳ８のコレクタから
電流を供給され、またその出力は上記別の差動増幅器Ｄ
Ｑの第２のトランジスタを制御する。差動増＠５ＤＱの
この第２のトランジスタのコレクタは差動増幅器ＤＤＩ
ないしＤＤ４のＶＢ２によりバイアスされていない制御
トランジスタのコレクタと、抵抗Ｒ４０を介して供給電
圧源のＩＩＶｃｃに通じている１つの共通の節点を有す
る。この節点から出力信号σが取出され得る。この出力
信号はエミッタホロワＴ６０をも駆動する。このエミッ
タホロワはトランジスタＴＳ６のコレクタから電流を供
給され、またその出力は上記別の差動増幅器ＤＱの第１
のトランジスタを駆動する。差動増幅ＷＤＱの共通のエ
ミッタはトランジスタＴ５０のコレクタと接続されてい
る。エミッタホロワＴＡ、ＴＢ、ＴＣ，ＴＤ ｌないし
ＴＤＡ、Ｔ６０およびＴ７０のコレクタは供給電圧源の
極■ＣＣに接続されている。
本発明による第１図の回路は、２つの直列な直列ゲーテ
ィングゲートを有し同一の論理機能を実現する第２図の
回路にくらべて、Ｑの後のＤｉの遅れについては約５５
％、Ｑの後のＡの遅れについては約２０％、Ｑの後のＢ
の遅れについては約ｌＯ％短い通過時間を達成する。
ィングゲートを有し同一の論理機能を実現する第２図の
回路にくらべて、Ｑの後のＤｉの遅れについては約５５
％、Ｑの後のＡの遅れについては約２０％、Ｑの後のＢ
の遅れについては約ｌＯ％短い通過時間を達成する。
第１図は本発明による半導体回路装置の実施例の回路図
、第２図は公知の半導体回路装置の回路図である。
、第２図は公知の半導体回路装置の回路図である。
Claims (1)
- 【特許請求の範囲】 １）２つよりも多い入力変数の間の論理積演算を実現す
るためのＥＣＬ技術による半導体回路装置であって、２
つの直列ゲーティング段を有し、各１つの入力変数によ
り制御され各１つの参照回路および少なくとも１つの制
御回路を含んでいるＥＣＬ電流スイッチが、少なくとも
１つのダイオードしきい電圧により互いに隔てられた電
圧レベル段に縦続接続されて論理積を生ずる半導体回路
装置において、参照回路を形成する１つのマルチエミッ
タトランジスタ（ＴＥ９）を有する１つのＥＣＬ電流ス
イッチの制御回路のなかに、ダイオードとして接続され
ており少なくとも２つのエミッタおよび１つのコレクタ
抵抗（Ｒ３０ないしＲ３３）を有する１つのトランジス
タ（ＴＥ５ないしＴＥ８）が含まれており、上記のコレ
クタ抵抗がダイオードとして接続されているトランジス
タ（ＴＥ５ないしＴＥ８）のエミッタに与えられている
信号の論理積演算を実現することを特徴とする論理積演
算用の半導体回路装置。 ２）入力変数（Ａ、Ｂ、Ｃ、Ｄ１ないしＤ４）がアドレ
ス信号（Ａ、Ｂ、Ｃ）および（または）データ信号（Ｄ
１ないしＤ４）およびそれらの相補性信号であることを
特徴とする特許請求の範囲第１項記載の半導体回路装置
。 ３）入力変数（Ａ、Ｂ、Ｃ、Ｄ１ないしＤ４）が最も上
の電圧レベル段（ＶＢ１）を駆動することを特徴とする
特許請求の範囲第１項または第２項記載の半導体回路装
置。 ４）入力変数（Ａ、Ｂ、Ｃ）がエミッタホロワ（ＴＡ、
ＴＢ、ＴＣ）を介して直列ゲーティング段の制御回路を
駆動することを特徴とする特許請求の範囲第１項ないし
第３項のいずれか１項に記載の半導体回路装置。 ５）１つの直列ゲーティング段が各１つの入力変数（Ａ
、Ｂ、Ｃ、Ｄ１ないしＤ４）により制御される少なくと
も２つのＥＣＬ電流スイッチ（ＤＡ、ＤＢ）を含んでい
ることを特徴とする特許請求の範囲第１項ないし第４項
のいずれか１項に記載の半導体回路装置。 ６）ＥＣＬ電流スイッチの少なくとも１つの制御回路が
、ダイオードとして接続されている１つのトランジスタ
（ＴＥ５ないしＴＥ８）および（または）１つのダイオ
ードを含んでいることを特徴とする特許請求の範囲第１
項ないし第５項のいずれか１項に記載の半導体回路装置
。 ７）１つの直列ゲーティング段の少なくとも２つのＥＣ
Ｌ電流スイッチの少なくとも１つの制御回路（ＴＥ５な
いしＴＥ８）および（または）１つの参照回路（ＴＥ９
）が少なくとも１つのマルチエミッタトランジスタを含
んでいることを特徴とする特許請求の範囲第１項ないし
第６項のいずれか１項に記載の半導体回路装置。 ８）１つの抵抗（Ｒ２０ないしＲ２３、Ｒ３０ないしＲ
３３）がアドレス信号（Ａ、Ｂ、Ｃ）および（または）
データ信号（Ｄ１ないしＤ４）および（または）これら
に関係する信号および（または）１つの電圧レベル段（
ＶＢ２、ＶＢ３）の出力信号の間の１つの論理積演算を
実現することを特徴とする特許請求の範囲第１項ないし
第７項のいずれか１項に記載の半導体回路装置。 ９）入力変数（Ａ、Ｂ、Ｃ、Ｄ１ないしＤ４）および（
または）これらに関係する信号の間の論理積が、入力変
数により直接または間接に制御される２つのトランジス
タであって両者の接続点で１つのＥＣＬ電流スイッチ（
ＤＤ１ないしＤＤ４）の１つの制御回路に接続されてい
る２つのトランジスタ（Ｔ１ないしＴ４、ＴＤ１、ＴＤ
４）の出力回路の直列回路と、ＥＣＬ電流スイッチ（Ｄ
Ｄ１ないしＤＤ４）の結合されたエミッタと入力変数に
より直接または間接に制御されるトランジスタ（Ｔ１な
いしＴ４）のＥＣＬ電流スイッチ（ＤＤ１ないしＤＤ４
）のベースと接続されていない自由なエミッタとの間に
接続されている他の１つのＥＣＬ電流スイッチ（Ｔ１０
ないしＴ４０、Ｔ５０）に属する制御回路（Ｔ１０ない
しＴ４０）のコレクタ・エミッタ間とにより実現される
ことを特徴とする特許請求の範囲第１項ないし第８項の
いずれか１項に記載の半導体回路装置。 １０）直接または間接に制御されるトランジスタ（Ｔ１
ないしＴ４）の１つが、１つの直列ゲーティング段の出
力信号と１つの入力変数（Ｃ）に関係する１つの信号と
から電圧加算により１つの抵抗（Ｒ３０ないしＲ３３）
において形成される１つの信号により駆動されることを
特徴とする特許請求の範囲第１項ないし第９項のいずれ
か１項に記載の半導体回路装置。 １１）抵抗（Ｒ２０ないしＲ２３、Ｒ３０ないしＲ３３
）が回路内部の電圧レベルマッチングの役割をしている
ことを特徴とする特許請求の範囲第１項ないし第１０項
のいずれか１項に記載の半導体回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3435048 | 1984-09-24 | ||
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|---|---|
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ID=6246225
Family Applications (1)
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|---|---|---|---|
| JP60210892A Pending JPS6184113A (ja) | 1984-09-24 | 1985-09-24 | 論理積演算用の半導体回路装置 |
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| EP (1) | EP0176909B1 (ja) |
| JP (1) | JPS6184113A (ja) |
| AT (1) | ATE49090T1 (ja) |
| DE (1) | DE3575059D1 (ja) |
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- 1985-09-23 EP EP85112021A patent/EP0176909B1/de not_active Expired
- 1985-09-23 AT AT85112021T patent/ATE49090T1/de active
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