JPS6184199A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
- Publication number
- JPS6184199A JPS6184199A JP20530284A JP20530284A JPS6184199A JP S6184199 A JPS6184199 A JP S6184199A JP 20530284 A JP20530284 A JP 20530284A JP 20530284 A JP20530284 A JP 20530284A JP S6184199 A JPS6184199 A JP S6184199A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- data
- interface circuit
- strobe signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Selective Calling Equipment (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、選局データ等のデータ転送に好適なデータ
転送装置に関する。
転送装置に関する。
リモコン送信器により、遠隔的に選局操作や音量調節が
できるテレビジョン受像機は、リモコン送信器から送ら
れてくるリモコン信号を受信するためのリモコン受信回
路を内蔵している。この株のリモコン受信回路は、例え
ば第３図に示すような選局データ受信用の受信回路１金
有している。
できるテレビジョン受像機は、リモコン送信器から送ら
れてくるリモコン信号を受信するためのリモコン受信回
路を内蔵している。この株のリモコン受信回路は、例え
ば第３図に示すような選局データ受信用の受信回路１金
有している。
この受信回路１としては、例えばＩＣ名Ｍ５０１１１Ｐ
等のＩＣが用いられ、受信回路１が受信した選局データ
は、インタフェース回路２にラッチされたあと、中央処
理装置３に伝送される。受信回路１とインタフェース回
路２は、データバス４と２本のデコード出力信号線５，
６によって結ばれテオリ、またインタフェース回路２と
中央処理装置３はデータバス７により結ばれている。
等のＩＣが用いられ、受信回路１が受信した選局データ
は、インタフェース回路２にラッチされたあと、中央処
理装置３に伝送される。受信回路１とインタフェース回
路２は、データバス４と２本のデコード出力信号線５，
６によって結ばれテオリ、またインタフェース回路２と
中央処理装置３はデータバス７により結ばれている。
また、受信回路１の割り込み要求出力端子ＩＮＴは、反
転回路８を介して中央処理装置３の割り込み要求入力端
子ＩＮＴに接続されている。
転回路８を介して中央処理装置３の割り込み要求入力端
子ＩＮＴに接続されている。
上記受信回路１．インタフェース回路２及び中央処理装
置３からなる従来のデータ転送装置９は、受信回路１の
割り込み要求出力端子ＩＮＴからの割り込み要求出力が
、第４図（Ｃ）に示す如く、同図（５）に示すデータ出
力とほぼ同時に出力されるのに対し、出力時２個のうち
の一方がローレベルとなるデコード出力は、同図（Ｂ）
に示す如く、割り込み要求出力からΔＴ１（中１２．５
μｓ）遅れて出力される。従って、この２１１間のデー
タについては、中央処理装置３がデコード出力を読み取
ることができず、データを正確に処理できないため、従
来は、中央処理装置３内のプログラム処理により、中央
処理装置３がインタフェース回路２からデコード出力を
供給されるまでの間、待機状態に保つよう構成していた
。このため、この待機期間中は、中央処理装置３は、他
の信号処理も不可能でちゃ、処理能力の低下、処理時間
の長期化を招く等の問題点があった。
置３からなる従来のデータ転送装置９は、受信回路１の
割り込み要求出力端子ＩＮＴからの割り込み要求出力が
、第４図（Ｃ）に示す如く、同図（５）に示すデータ出
力とほぼ同時に出力されるのに対し、出力時２個のうち
の一方がローレベルとなるデコード出力は、同図（Ｂ）
に示す如く、割り込み要求出力からΔＴ１（中１２．５
μｓ）遅れて出力される。従って、この２１１間のデー
タについては、中央処理装置３がデコード出力を読み取
ることができず、データを正確に処理できないため、従
来は、中央処理装置３内のプログラム処理により、中央
処理装置３がインタフェース回路２からデコード出力を
供給されるまでの間、待機状態に保つよう構成していた
。このため、この待機期間中は、中央処理装置３は、他
の信号処理も不可能でちゃ、処理能力の低下、処理時間
の長期化を招く等の問題点があった。
また、上記従来のデータ転送装置９は、受信回路１のデ
コード出力が、第２図ＣＢ）に示したようにデータ出力
の後縁部の手前ΔＴ２（＝２５〜３７．５μｓ）で終る
ため、受信回路１の割り込み要求出力の立下り直前に、
中央処理装置３が割シ込みを受は付けると、インク７工
−ス回路２からデコード信号を読み取りきらないうちに
、デコード信号が消滅してしまい、正確なデータ処理が
できない場合も起る等の問題点があった。
コード出力が、第２図ＣＢ）に示したようにデータ出力
の後縁部の手前ΔＴ２（＝２５〜３７．５μｓ）で終る
ため、受信回路１の割り込み要求出力の立下り直前に、
中央処理装置３が割シ込みを受は付けると、インク７工
−ス回路２からデコード信号を読み取りきらないうちに
、デコード信号が消滅してしまい、正確なデータ処理が
できない場合も起る等の問題点があった。
この発明は、上記問題点を解決したものであり、受信し
たデータに関するデコード出力を、データ出力よりも遅
れて送出する受信回路と、この受信回路から送られてく
るデータ出力とデコード出力を、外部からのストロープ
信号によりラッチするとともに割〕込み要求を出力する
インタフェース回路と、このインタフェース回路からの
割り込み要求により、インタフェース回路のラッチデー
タを処理する中央処理回路と、前記受信回路のデコード
出力により作動し、前記インタフェース回路へのストロ
ープ信号を発生するストロープ信号発生回路とから構成
したこと全要旨とするものである０ 〔作用〕 この発明は、受信回路と中央処理装置の間の信号の授受
を制御するインタフェース回路に対し、受信回路のデー
タ出力とデコー・ド出力が出揃った時点でストロープ信
号を供給し、その時点でインク７工−ス回路が中央処理
装置に対して割り込み要求を出力する。
たデータに関するデコード出力を、データ出力よりも遅
れて送出する受信回路と、この受信回路から送られてく
るデータ出力とデコード出力を、外部からのストロープ
信号によりラッチするとともに割〕込み要求を出力する
インタフェース回路と、このインタフェース回路からの
割り込み要求により、インタフェース回路のラッチデー
タを処理する中央処理回路と、前記受信回路のデコード
出力により作動し、前記インタフェース回路へのストロ
ープ信号を発生するストロープ信号発生回路とから構成
したこと全要旨とするものである０ 〔作用〕 この発明は、受信回路と中央処理装置の間の信号の授受
を制御するインタフェース回路に対し、受信回路のデー
タ出力とデコー・ド出力が出揃った時点でストロープ信
号を供給し、その時点でインク７工−ス回路が中央処理
装置に対して割り込み要求を出力する。
以下、この発明の実施例について、第１，２図を参照し
て説明する。第１，２図は、それぞれこの発明のデータ
転送装置の一実施例を示す回路構成図及び回路各部の信
号波形図である。なお、第１図と第３図の同一構成部分
には、同一符号が付しである。
て説明する。第１，２図は、それぞれこの発明のデータ
転送装置の一実施例を示す回路構成図及び回路各部の信
号波形図である。なお、第１図と第３図の同一構成部分
には、同一符号が付しである。
第１図中、データ転送装置１１は、受信回路１のデコー
ド出力端子ＳＴＡ、ＳＴＢと、インタフェース回路２の
ストロープ入力端子８ＴＣの間に、ストロープ信号発生
回路１２を設けるとともに、インタフェース回路２（Ｉ
Ｃ名：μＰＤ８２５５ＡＣ−５）の割り込み要求出力端
子ＩＮＴを、反転回路１３を介して中央処理装［３（Ｉ
Ｃ名：μＰＤ７８０−１）の割り込み要求入力端子ＩＮ
Ｔに接続しである。
ド出力端子ＳＴＡ、ＳＴＢと、インタフェース回路２の
ストロープ入力端子８ＴＣの間に、ストロープ信号発生
回路１２を設けるとともに、インタフェース回路２（Ｉ
Ｃ名：μＰＤ８２５５ＡＣ−５）の割り込み要求出力端
子ＩＮＴを、反転回路１３を介して中央処理装［３（Ｉ
Ｃ名：μＰＤ７８０−１）の割り込み要求入力端子ＩＮ
Ｔに接続しである。
ストロープ信号発生回路１２は、受信回路１の２つのデ
コード出力を入力とし、デコード出力期間中ハイレベル
の信号を出力するナントゲート回路１２ａと、このナン
トゲート回路１２ａの出力を微分するコンデンサ・抵抗
型の微分回路１２ｂと、微分回路１２ｂの出力のうち正
極性のパルスタケを出力するダイオードクランプ回路１
２Ｃ及びダイオードクランプ回路１２ｃの出力を極性反
転し、インタフェース回路２のストロープ入力端子８Ｔ
Ｃに供給する反転回路１２ｄ等からなる。
コード出力を入力とし、デコード出力期間中ハイレベル
の信号を出力するナントゲート回路１２ａと、このナン
トゲート回路１２ａの出力を微分するコンデンサ・抵抗
型の微分回路１２ｂと、微分回路１２ｂの出力のうち正
極性のパルスタケを出力するダイオードクランプ回路１
２Ｃ及びダイオードクランプ回路１２ｃの出力を極性反
転し、インタフェース回路２のストロープ入力端子８Ｔ
Ｃに供給する反転回路１２ｄ等からなる。
なお、中央処理装置３の読み出し命令出力端子ＲＤと書
き込み命令出力端子ＷＲ及び入出力要求端子ｌ０ＲＱに
は、それぞれ反転回路１４，１５゜１６が接続してあり
、各反転回路１４．１５の出力と反転回路１６の出力を
入力とするナントゲート回路１７．１８が、それぞれイ
ンタフェース回路２の読み出し命令入力端子ＲＤと書き
込み命令入力端子ＷＲ，に接続しである。
き込み命令出力端子ＷＲ及び入出力要求端子ｌ０ＲＱに
は、それぞれ反転回路１４，１５゜１６が接続してあり
、各反転回路１４．１５の出力と反転回路１６の出力を
入力とするナントゲート回路１７．１８が、それぞれイ
ンタフェース回路２の読み出し命令入力端子ＲＤと書き
込み命令入力端子ＷＲ，に接続しである。
いま、受信回路１が選局データを受信し、第２図（５）
に示すデータ出力開始後、時間ΔＴ□が経過し、一方の
デコード出力が、同図（Ｂ）に示す如く、ローレベルに
なったとする。この場合、インタフェース回路２のデー
タ入力端子Ｄ４．Ｄ５にデコード出力が供給される一方
で、ストロープ信号発生回路１２に対してもデコード出
力が供給される。
に示すデータ出力開始後、時間ΔＴ□が経過し、一方の
デコード出力が、同図（Ｂ）に示す如く、ローレベルに
なったとする。この場合、インタフェース回路２のデー
タ入力端子Ｄ４．Ｄ５にデコード出力が供給される一方
で、ストロープ信号発生回路１２に対してもデコード出
力が供給される。
ストロープ信号発生回路１２は、受信回路１の一方のデ
コード出力がローレベルになったあと、微分回路１２ｂ
の微分時定数に対応する時間ΔＴが経過するまでの間、
インタフェース回路２のストロープ入力端子ＳＴＣに対
し、第２図（Ｑに示すストロープ信号を供給する。
コード出力がローレベルになったあと、微分回路１２ｂ
の微分時定数に対応する時間ΔＴが経過するまでの間、
インタフェース回路２のストロープ入力端子ＳＴＣに対
し、第２図（Ｑに示すストロープ信号を供給する。
インタフェース回路２は、ストロープ信号の立上りエツ
ジで受信回路１から供給されるデータとそのデコード信
号をラッチし、割り込み要求出力端子ＩＮＴから第２図
（至）に示す割り込み要求出力を送出し、反転回路８を
介して中央処理装置３の割り込み要求入力端子ＩＮＴに
これを供給する。
ジで受信回路１から供給されるデータとそのデコード信
号をラッチし、割り込み要求出力端子ＩＮＴから第２図
（至）に示す割り込み要求出力を送出し、反転回路８を
介して中央処理装置３の割り込み要求入力端子ＩＮＴに
これを供給する。
インタフェース回路２からの割り込み要求を受は付けた
中央処理装置３は、第２図（匂に示す読み出し命令出力
を、インタフェース回路２の読み出し命令入力端子ＲＤ
に供給する。その結果、読み出し命令の出力期間中、第
２図（ト）に示す如く、インタフェース回路２のラッチ
データ（受信回路１からのデータ出力とデコード出力）
が、中央処理装置３のデータ入力端子り。ないしＤ７に
供給され、信号処理が行われる。
中央処理装置３は、第２図（匂に示す読み出し命令出力
を、インタフェース回路２の読み出し命令入力端子ＲＤ
に供給する。その結果、読み出し命令の出力期間中、第
２図（ト）に示す如く、インタフェース回路２のラッチ
データ（受信回路１からのデータ出力とデコード出力）
が、中央処理装置３のデータ入力端子り。ないしＤ７に
供給され、信号処理が行われる。
このように、データ転送装置１１は、受信回路１のデー
タ出力とデコード出力が出揃った時点で、中央処理装置
３に対しデータ処理のための割り込み要求が出力される
よう構成したから、ソフトウェアによりデコード出力に
対する待機期間を設ける必要がなく、中央処理装置３の
信号処理に要する期間を、必要最少限に抑えることがで
きる。
タ出力とデコード出力が出揃った時点で、中央処理装置
３に対しデータ処理のための割り込み要求が出力される
よう構成したから、ソフトウェアによりデコード出力に
対する待機期間を設ける必要がなく、中央処理装置３の
信号処理に要する期間を、必要最少限に抑えることがで
きる。
また、受信回路１のデコード出力とデータ出力の出力期
間差ΔＴ１或いはΔＴ２において、中央処理装置３が信
号処理を行なうことはないから、常に正確かつ確実な信
号転送が可能である。
間差ΔＴ１或いはΔＴ２において、中央処理装置３が信
号処理を行なうことはないから、常に正確かつ確実な信
号転送が可能である。
以上説明し友ように、この発明によれば、受信したデー
タに関するデコード出力を、データ出力よりも遅れて送
出する受信回路と、この受信回路のデータ出力とデコー
ド出力をラッチするインタフェース回路の間に、受信回
路のデコード出力により作動し、インタフェース回路へ
のストロープ信号を発生するストロープ信号発生回路を
設けたから、インタフェース回路は、受信回路がデコー
ド出力を送出したのち、中央処理装置に割り込み要求を
出力し、これにより中央処理装置は、データ出力とデコ
ード出力が出揃った状態で、これらの出力を処理するこ
とができ、従ってデコード出力がデータ出力に出揃うま
での間、ソフトウェアにより中央処理装置を待機状態に
保つ必要はなく、他の信号処理を割り込ませることによ
り、中央処理装置の処理能力を高めたり、全体の処理時
間を短縮したりすることができる等の優れた効果を奏す
る。
タに関するデコード出力を、データ出力よりも遅れて送
出する受信回路と、この受信回路のデータ出力とデコー
ド出力をラッチするインタフェース回路の間に、受信回
路のデコード出力により作動し、インタフェース回路へ
のストロープ信号を発生するストロープ信号発生回路を
設けたから、インタフェース回路は、受信回路がデコー
ド出力を送出したのち、中央処理装置に割り込み要求を
出力し、これにより中央処理装置は、データ出力とデコ
ード出力が出揃った状態で、これらの出力を処理するこ
とができ、従ってデコード出力がデータ出力に出揃うま
での間、ソフトウェアにより中央処理装置を待機状態に
保つ必要はなく、他の信号処理を割り込ませることによ
り、中央処理装置の処理能力を高めたり、全体の処理時
間を短縮したりすることができる等の優れた効果を奏す
る。
第１，２図は、それぞれこの発明のデータ転送装置の一
実施例を示す回路構成図及び回路各部の信号波形図、第
３，４図は、それぞれ従来のデータ転送装置の一例を示
す回路構成図及び回路各部の信号波形図である。 １・・・受信回路、２・・・インタフェース回路、３・
・・中央処理装置、１１・・・データ転送装置、１２・
・・ストロープ信号発生回路。
実施例を示す回路構成図及び回路各部の信号波形図、第
３，４図は、それぞれ従来のデータ転送装置の一例を示
す回路構成図及び回路各部の信号波形図である。 １・・・受信回路、２・・・インタフェース回路、３・
・・中央処理装置、１１・・・データ転送装置、１２・
・・ストロープ信号発生回路。
Claims (1)
- 受信したデータに関するデコード出力を、データ出力よ
りも遅れて送出する受信回路と、この受信回路から送ら
れてくるデータ出力とデコード出力を、外部からのスト
ロープ信号によりラッチするとともに、割り込み要求を
出力するインタフェース回路と、このインタフェース回
路からの割り込み要求により、インタフェース回路のラ
ッチデータを処理する中央処理回路と、前記受信回路の
デコード出力によう作動し、前記インタフェース回路へ
のストロープ信号を発生するストロープ信号発生回路と
からなるデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20530284A JPS6184199A (ja) | 1984-09-29 | 1984-09-29 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20530284A JPS6184199A (ja) | 1984-09-29 | 1984-09-29 | デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184199A true JPS6184199A (ja) | 1986-04-28 |
| JPH03957B2 JPH03957B2 (ja) | 1991-01-09 |
Family
ID=16504703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20530284A Granted JPS6184199A (ja) | 1984-09-29 | 1984-09-29 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184199A (ja) |
-
1984
- 1984-09-29 JP JP20530284A patent/JPS6184199A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03957B2 (ja) | 1991-01-09 |
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