JPS6120179A - 二次元視覚認識装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の技術分野〉 本発明は、静止もしくは移動中の被認識物体を画像化し
て入力パターンを求め、この入力パターンを標準パター
ンと照合して、被認識物体を認識する二次元視覚認識装
置に関連し、殊に本発明は、パターン照合に際し、標準
パターンに対する入力パターンの位置ずれ量を高速検知
する新規位置ずれ検出方式を提供する。

〈発明の背景〉 一般に二次元視覚認識装置は、入力パターンと標準パタ
ーンとを画像」二で重ね合わせ、両パターンの重合一致
度合を検出して、被認識物体を認識するものである。従
ってパターン照合に際しては、両パターンを正確に、位
置合わせする必要があり、従来はＸＹステージ等を用い
て被認識物体を所定停止位置に位置決めした後、これを
テレビカメラで撮像して入力パターンを求め、この入力
パターンにつき標準パターンと照合処理を行なっている
。ところがこの種方式の場合、被認識物体の位置決め機
構が必要であるから、装置全体の構造が複雑化すると共
に、位置決め操作の時間分だけパターン照合に時間がか
かる等、多くの不利があった。

そこで発明者は、入力パターンおよび標準パターンにつ
き対応する角部分等の位置を画像」二で検出し、その位
置ずれ量を算出することにより−パターン相互間をデー
タ」二で位置合わせする方式を開発した。ところがこの
方式の場合、もし入力パターン等にノイズが含まれてい
ると、ノイズ部分がパターンの一部と誤認されることが
あり、かかる場合には、誤ったパターンの位置合わせが
行なわれ、物体認識が不能となる虞れがある。

〈発明の目的〉 本発明は、パターンにノイズが含まれていても、標準パ
ターンに対する入力パターンの位置ずれ量を正確性つ高
速に検知して、パターン間の位置修正をデータ上で実施
可能とすることによって、入力パターンが位置ずれして
も、迅速叶つ容易に物体認識を行ない得る二次元視覚認
識装置を提供することを目的とする。

〈発明の構成および効果〉 上記目的を達成するため、本発明では、標準パターンお
よび入力パターンをメモリへ取り込むと共に、各パター
ンを構成する黒画素数を走査行毎に計数して、その行の
黒画素数とメモリアドレスとを積算し、最後にその積算
値の総和を総点画素数で割って夫々パターンの荷重平均
値を求め、しかる後に両パターンの荷重平均値の差を標
準パターンに対する入力パターンの位置ずれ量として算
出することとした。

本発明によれば、被認識物体を所定停止位置に位置決め
する等の必要がなく特別な位置決め機構が不要となり、
装置全体を簡易化できると共に、位置決め操作に要する
時間を節約し得、物体認識処理の効率を向上できる。ま
た各、ｓ６ターン位置を、画像解析等の複雑なソフト処
理によらず、カウンタ等の簡易な／Ｓ−ド構成を利用し
て求め得るから、処理効率の向」二に一層貢献する。更
に黒画素数とメモリアドレスとの積から求める荷重平均
値をもって各パターン位置を規定すると共に、両パター
ンの荷重平均値の差からパターン間の位置すれ量を検出
するから、板金パターンにノイズを含まれていても、ノ
イズ部分かパターンの一部であると誤認される等の不都
合が生じず、正確なパターンの位置ずれ検出並びに修正
を実施し得、物体認識精度が向」ニする等、発明目的を
達成した顕著な効果を奏する。

〈実施例の説明〉 第１図は本発明にかかる二次元視覚認識装置の回路構成
例を示す。図中テレビカメラ１は一静止または移動中の
物体２を例えば上方より撮像し、飛越走査にかかる画像
出力（第３図（１）に示す）を同期分離回路３へ送出す
る。同期分離回路３は、前記画像出力より水平同期信号
Ｉ−Ｉ　Ｄ、垂直同期信号Ｖｌ）、奇数フィールド信号
ＯＤ（第３図（２）に示す）、クロック信号ＧＫ（第３
図（４）に示す）等を分離し、ビデオ信号ＶＤｉを２値
化回路４へ出力する。２値化回路４は、第３図（３）に
示す如く、ビデオ信号ＶＤｉに対し一定のスレシュホー
ルドレベルＴＨを設定し、ビデオ信号ＶＤｉ　の奇数フ
ィールドにつき白黒２値化して２値化パターンを形成出
力する。２値化回路４には、モード切換スイッチＳ　Ｗ
　１を介して基準メモリ５およびバッファメモリ６が接
続されており、モード切換スイッチＳＷ１を学習モード
側ａにセットして標準モデルを撮像するとき、基準メモ
リ５に例えば第２図（１）に示す標準パターンＰが格納
され、またモード切換スイッチＳＷ１を認識モード側す
にセットして被認識物体を撮像するとき、バッファメモ
リ６に例えば第２図（２）に示す入力パターンＰｉが格
納される。本実施例の場合、各パターンは縦横２５６ビ
ツトの画素範囲に格納され、第２図ｆｉ＋　＋２１に示
す例では、入力パターンＰｉは標準パターンＰに対し右
上方向へ位置ずれしている。

尚第１図中、水平カウンタ７．９および垂直カウンタ８
．１０は、標準パターンＰや入力パターンＰｉの読み書
きに際し、夫々メモリ内の画素位置をアドレス指定する
。またゲート回路１１．１２および１３．１４は、奇数
フイールド信号ＯＤやクロック信号ＣＫで開閉制御され
、書込み制御信号Ｗや読出し制御信号ｋを各メモリ５．
６へ供給する。更にゲート回路１５は奇数フィールド信
号ＯＤで開閉制御され、クロック信号ＣＫを走査方向切
換回路１６．１７を介して水平カウンタ７．９および垂
直カウンタ８．１０へ夫々供給する。尚走査方向切換回
路１６．１７は−メモリ５．６の走査方向を水平、垂直
のいずれか方向に切り換えるための回路である。

前記２値化回路４にはモード切換スイッチＳＷ１を介し
て２値パターンの出力回路１８．１９が夫々メモリ５．
６と並列に接続されている。

これら各出力回路１８．１９は奇数フィールド信号ＯＤ
で開閉制御されるゲート回路２０．２１を含んでおり、
夫々ゲート出力は各メモリ５．６の読出し出力と共にオ
ア回路２２．２３へ入力される。各オア回路２２．２３
の出力側には、前記スイッチＳＷＩと連動するモード切
換スイッチＳ　’ＡＩ　２を介して黒画素検知回路２４
が接続され、更にこの黒画素検知回路２４には画素カウ
ンタ２５が接続しである。黒画素検知回路２４は各パタ
ーンを構成する黒画素（第２図中、斜線部分）を検知し
、画素カウンタ２５は黒画素検知回路２４の出力（黒画
素数）を計数する。

この画素カウンタ２５の計数データは、水平ブランキン
グ期間毎にＩ　１０　（Ｉｎｐｕｔ　１０ｕｔｐｕｔ　
）ボート２６を介しテＣＰ　Ｕ　（Ｃｅｎｔｒａｌ　Ｐ
ｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）２７に取り込まれ、Ｃ
ＰＵ２７は取り込んだ計数データに基づき後記する荷重
平均値を算出した後、標準パターンに対する入力パター
ンの位置ずれ量ΔＸ、ΔＹを求める。尚図中、ＰＲＯＭ
（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍ
ｅｍｏｒｙ　）　２８ハ位置ずれ検出等の一連のプログ
ラムを格納し、またＲ　Ａ　Ｍ　（Ｒａｎｄｏｍ　Ａｃ
ｃｅｓｓ　Ｍｅｍｏｒｙ　）　２９は各種データの格納
する他−処理実行のためのワークエリアを有する。また
ゲート回路３０．３１はＣＰＵ２７に対し割込み信号ｌ
ＮＴｌ、２を発生させる回路であり、オア回路３２は画
素カウンタ２５をリセットする回路である。更に表示部
３３は、パターン照合に際し各パターンの不一致黒画素
数を表示し、設定スイッチ３４はパターン照合における
各種しきい値等を設定する。

第４図（１）は基準メモリ５に格納された標準パターン
Ｐを、また第４図（２）はバッファメモリ６に格納され
た入力パターンＰｉを夫々示す。図中、ｃ、　、　Ｇ２
は標準パターンＰおよび入力パターンＰｉの荷重平均位
置（重心位置）−Ｘ＋、Ｙ＋。

Ｘ２．Ｙ２は重心位置Ｇ１．Ｇ２の位置データを夫々示
しており、入力パターンＰｉの重心位置Ｇ２は標準パタ
ーンＰの重心位置Ｇ１　に対し、水平方向にΔＸ、垂直
方向にΔＹだけ位置ずれしている。

然してモード切換スイッチｓｗｌ、ｓｗ２を学習モード
側λに設定した後、テレビカメラ１により標準モデルを
撮像すると、ビデオ信号ＶＤｉ　　の最初の奇数フィー
ルドにつき２値化処理が実行され、標準パターンＰが基
準メモリ５に書込み形成される。そしてこれと同じ時間
タイミングで２値化回路４の出力がゲート回路２０、オ
ア回路２２を経て黒画素検知回路２４へ送られ、画素カ
ウンタ２５が黒画素検知回路２・４の出力（黒画素数）
を計数してゆくと共に、各水平ブランキング期間毎にＣ
ＰＵ２７に対し割込み信号ＴＮＴ１が発生し、画素カウ
ンタ２５の計数内容がその都度読み込まれる。

第５図（１）はかかる割込み制御動作を示すもので、同
図中、ｎｉは画素カウンタ２５の計数値を、Ｙｉ　　は
基準メモリ５の垂直カウンタ８の計数値（基準メモリ５
の垂直アドレス）を夫々示す。

今Ｙｉ行目（但しＹｉ（２５６）の水平走査ラインにつ
き黒画素計数動作を完了した時点を想定すると、まずＣ
Ｉ’Ｕ２７はステップ４１で垂直カウンタ８の計数値Ｙ
ｉを読み取り、つぎのステップ４２で画素カウンタ２５
の計数値ｎＨを読み取る。つぎにステップ４３において
、計数値ｎｉの累積値Ｎ１を演算し、更にステップ４４
において、垂直カウンタ８の計数値Ｙｉ　と画素カウン
タ２５の計数値ｎｉとの積Ｙｉｎｉ　　を算出して−そ
の累積値ＮＴ、を求める。つぎにステップ４５において
、垂直カウンタ８の計数値Ｙｉが最終水平走査行（本実
施例では２５６行）に達したか否かがチェックされ、そ
の判定が“Ｎｏ”のとき、スタート時点の割込み待の状
態に戻り、つぎの水平走査行につき同様の黒画素計数動
作が実行される。

上記ステップ４１〜ステツプ４４の各処理が繰り返し実
行されて、垂直カウンタ８の計数値Ｙｉがｒ２５６Ｊに
達したとき、ステップ４５の判定が”　ＹＥＳ”となり
、つぎのステップ４６において、前記累積値ＮＴ、を累
積値Ｎ１で割って共に−この算出データをＲＡＭ２９の
所定領域Ｙ１へ格納した後、つぎのステップ４７で累積
値ＮＴ、をクリアする。

つきに偶数フィールドでは、ＣＰＵ２７は水平、垂直の
各カウンタ７．８を歩進させつつ基準メモリ５を垂直方
向に走査して、標準パターンＰを読み出すと共に、読み
出された画素データが黒画素検知回路２４へ送られ、画
素カウンタ２５にて黒画素数が計数される。そして水平
ブランキング期間毎にＣＰＵ２７に対し割込み信号ＴＮ
Ｔ２が発生し、画素カウンタ２５の計数内容がその都度
読み込まれる。

第５図（２）はかかる割込み制御動作を示すもので、同
図中、ｎｉ′　は画素カウンタ２５の計数値を、Ｘｉ　
　は基準メモリ５の水平カウンタ７の計禁値（基準メモ
リ５の水平アドレス）を夫々示す。

今Ｘｉ行目（但しＸｉ〈２５６）の垂直走査ラインにつ
き黒画素計数動作を完了した時点を想定すると、まずＣ
ＰＵ２７はステップ５１で水平カウンタ７の計数値Ｘｉ
を読み取り、つぎのステップ５２で画素カウンタ２５の
計数値ｎｉ′を読み取る。つぎにステップ５３において
一水平カウンタ７の計数値Ｘｉ　と画素カウンタ２５の
計数値ｎ　、Ｉとの積Ｘ４ｎｉ’を算出して、その累積
値ＮＴ、　　を求める。つぎにステップ５４において、
水平カウンタ７の計数値Ｘｉが最終水平走査行（本実施
例では２５６行）に達したか否かがチェックされ、その
判定が”Ｎｏ”のとき、スタート時点の割込み待の状態
に戻り、つぎの垂直走査行につき同様の黒画素計数動作
が実行される。

上記ステップ５１〜ステツプ５３の各処理が繰り返し実
行されて、水平カウンタ７の計数値Ｘｉがｒ２５６Ｊに
達したとき、ステップ５４の判定が“ＹＥＳ”となり、
つぎのステップ５５において、前記積Ｘｉｎ；’の累積
値ＮＴ、　を前記第５図（１）で求めた累積値Ｎ１で割
って標準パターＮ　１ 算出データをＲＡＭ２９の所定領域Ｘ１　へ格納した後
、つぎのステップ５６．５７で累積値ＮＴ、、Ｎ１をク
リアする。

つぎに被認識物体の認識処理を実行する場合、モード切
換スイッチＳＷＩ、ＳＷ２を認識モード側すに設定した
後−同様の撮像操作を実行する。この場合入力パターン
Ｐｉはバッファメモリ６に格納されることになり、前記
同様に奇数フィールドの時間タイミングで入力パターン
Ｐｉの書込みが実行される。またこれと同じ時間タイミ
ングで黒画素の計数動作が実行されると共に御名水平プ
ランキング期間毎にＣＰＵ２７に対し割込み信号ｌＮＴ
１が発生せられる。

第６図（１）はかかる割込み制御動作を示しており、前
記第５図（１）のフローチャートと同様、ステップ６３
で画素カウンタ２５の計数値ｎｌの累積値Ｎ２を求め、
ステップ６４で画素カウンタ２５の計数値ｎｉ　と垂直
カウンタ１０の計数値Ｙｉとの積Ｙｉｎｉの累積値ＮＴ
２とを求め、最終的にこの両者から入力パターンＰｉの
荷電子域Ｙ２へ格納する（ステップ６６）。

つぎに偶数フィールドでは、ｃｐｕ２７は水平、垂直の
各カウンタ９．１０を歩進させつつバッファメモリ６を
垂直方向に走査して、入力パターンＰｉを読み出すと共
に、読み出された画素データが黒画素検知回路２４へ送
られ、画素カウンタ２５にて黒画素数が計数される。そ
して水平ブランキング期間毎にＣＰＵ２７に対し割込み
信号ＩＮＴ２が発生し、画素カウンタ２５の計数内容が
その都度読み込まれる。

第５図（２）はかかる割込み制御動作を示す。同図のス
テップ７１〜７５は、前記第５図（２）のフローチャー
トと同様であり、ステップ７３で画素カウンタ２５の計
数値ｎ　、ｌと水平カウンタ９の計数値Ｘｉとの積＞Ｊ
ｎｉ’の累積値ＮＴ２を求め、ステップ７５て累積値Ｎ
Ｔ２と前記累積値Ｎ２とかＮ２ て、これをＲＡＭ２９の所定領域Ｘ２へ格納する（ステ
ップ７５）。

かくてステップ７６において、領域Ｘ２のデータ内容と
領域Ｘ１　のデータ内容との差から水平方向の位置ずれ
量ΔＸが算出され、つぎのステップ７７において、領域
Ｙ２のデータ内容と領域Ｙ１のデータ内容との差から垂
直方向の位置ずれ量ΔＹが算出される。そしてつぎのス
テップ７８．７９で前記位置ずれ量ΔＸを水平カウンタ
９に、位置ずれ量ΔＹを垂直カウンタ１０に夫々プリセ
ットして、位置ずれ修正した後、ステップ８０．８１で
累積値ＮＴ、、　、　Ｎ２をクリアする。

上記位置ずれ修正完了後、水平および垂直カウンタ７．
８にて基準メモリ５を、またプリセットした水平および
垂直カウンタ９、】０にてバッファメモリ６を、夫々ア
ドレス指定して、標準パターンＰおよび入力パターンＰ
ｉの構成画素データを順次読み出すとき、両パターンＰ
。

Ｐｉ　は位置ずれが修正された重なり状態でデータ比較
されることになり、不一致画素数を計数することにより
、パターンの一致、不一致を判定する。

第７図＋１１　＋２＋　＋３＋は」−記処理方法の他の
実施例を示し、第７図（１）のステップ９１〜９７で標
準パＮ　１ のステップ１０１〜１０６で入力パターンＰｉＴ２ の荷重平均値□を求め、これらの差からパターン間の垂
直方向の位置ずれ量ΔＹを算出し、これを垂直カウンタ
１０にプリセットする（ステップ１０７．１０８）。

かくて各水平走査行毎に標準パターンＰおよび入力パタ
ーンＰｉの黒画素数”Ｉ＋”ｌ’の差を求めて、しきい
値ＴＨ，と大小比較しく第７図（３）のステップ１２１
〜１２３）、更に前記差（ｎｉ”ｉ）の累積値ＮＴを求
めて、しきい値ＴＨ２と大小比較しくステップ１２４〜
１２６）、その結果、ステップ１２６の「ＮＴ＞ＴＨ２
」の判定がＮＯ”のとき、ステップ１２７で一致信号が
出力される。

【図面の簡単な説明】

第１図は本発明にかかる二次元視覚認識装置の回路ブロ
ック図、第２図ｔｌ＋　＋２１は基準メモリ中の標準パ
ターンおよびバッファメモリ中のへカバターンを示す説
明図、第３図は第１図に示す回路構成例の信号波形を示
すタイミングチャート、第４図＋１１　［２１は標準パ
ターンに対する入力パターンの位置ずれ検出処理を示す
説明図、第５図ｆｉｌ　＋２１は学習モードにおける割
込み処理動作を示すフローチャート、第６図ｉｌｌ　＋
２１は認識モードにおける割込み処理動作を示すフロー
チャート、第７図＋１１　＋２）　＋３１は他の実施例
を示すフローチャートである。 ４・・・２値化回路、５・基準メモリ、６・バッファメ
モリ、２５　画素カウンタ、２７．、、ＣＰＵ特許出願
人　　立石電機株式会社 テｑ図（＋）　　　　　　　　テア）図　（カヤスター
ト　　　　　　　　　　　　　　　　　　　　半１込−
スタート９）　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　′ｙｌ　を全’ｌｘ　！／
　　　　　　　　　　　　　　Ｙ４　　↑Ｊ、ｚソ？２
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　ノθ２？ｔｉ　ｔｌ取り ｐＡｔｗｔ　　　　ｈｒ：　　　　　　　　　　　　　
　　　　　　ｓ’ｉ　　ｔ＃ｓ　ｐ　ｖ／θ− １Ｎ／　　す＋’）ｔｔ’　　　　　　　　　　　　　
　　　　　　　　　＝Ｎ２ｆｉｌｔ９り　　　　　　　
　　　　　　　　　　　　　　　　　　　　／θ１ｒｘ
Ｎｒ４ｔｔｔ、　　　　　　　　　　　　　　　　　　
　　　＋ＮＴｈｖｎｎＬ／ρδ Ｙ６°・２．ｔ６　　　　“０ ９夕　　　　　　　　　　　　　　　　　　　　　囚　
　　／Ｔｘ Ｙｉ・２．ｆ６　　　Ｈａ　　　　　　　　　　　　　
　　　ｙ、←−１）　　　９６　　　　　　　　　　　
　　　　　　　　　　　　　　　７ρ７〃γＩ Ｙｒ←−ΔＹ−Ｙ２−Ｙｔ ＮＴ、　　クリｙ　　　　　　　　　　　　　　　　　
　ａＹフ１すｔ、、ト究　′７　タ面　（ヲ２

Claims (1)

【特許請求の範囲】
1. 被認識物体の画像を白黒２値化して入力パターンを求め
   た後、入力パターンを標準パターンと照合して被認識物
   体を認識する装置において、前記標準パターンおよび入
   力パターンを個別に取り込むためのメモリと、各パター
   ンにつき走査行毎の黒画素数を計数する手段と、黒画素
   を含む走査行のメモリアドレスとその行の黒画素数とを
   積算する手段と、積算値の総和を総黒画素数で割って夫
   々パターンの荷重平均値を求める手段と、両パターンの
   荷重平均値の差を標準パターンに対する入力パターンの
   位置ずれ量として算出する手段とを具備して成る二次元
   視覚認識装置。