JPS6189572A - デジタルパタ−ンテスタ - Google Patents
デジタルパタ−ンテスタInfo
- Publication number
- JPS6189572A JPS6189572A JP59211755A JP21175584A JPS6189572A JP S6189572 A JPS6189572 A JP S6189572A JP 59211755 A JP59211755 A JP 59211755A JP 21175584 A JP21175584 A JP 21175584A JP S6189572 A JPS6189572 A JP S6189572A
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- JP
- Japan
- Prior art keywords
- trigger
- signal
- delay time
- data
- setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕一
本発明は、デジタルＩＣやハイブリッドＬ Ｓ Ｉなど
のテストに用いられるデジタルパターンテスタに関する
ものであり、詳しくは、テストデバッグ時に用いるトリ
カイご号系統の改良に関するものである。
のテストに用いられるデジタルパターンテスタに関する
ものであり、詳しくは、テストデバッグ時に用いるトリ
カイご号系統の改良に関するものである。
デジタルＩＣやハイブリッドＬＳＩなどのデジタルパタ
ーンテストにあたっては、検査対象にテストのためのデ
ジタルパターン信号を加え、！！ｉ！Ｍ対象から出力さ
れるデジタルパター２４８号を所定のトリガ信号でトリ
ガして波形観測やデータ収集などのテストデバッグを行
うことが多い。
ーンテストにあたっては、検査対象にテストのためのデ
ジタルパターン信号を加え、！！ｉ！Ｍ対象から出力さ
れるデジタルパター２４８号を所定のトリガ信号でトリ
ガして波形観測やデータ収集などのテストデバッグを行
うことが多い。
第３図は、従来のこのような装置Ｉユの一例１示すブロ
ック図である。第３図において、１０はデジタルパター
ン信号発生回路であり、検査対象２０にテストのため（
こ加えるデジタルトパターン信−３Ｓｃｉｐを発生する
とともに、デジタルパターン（ＩＬ’ＪＳｄｐに応じて
変化するテストプログラム識別（０号５ｔｐ 、パター
ンアドレス信号５ｐａ、パターンループ数信号ＳｐＱな
どの複数の属性（８号を発生してトリガ制御回路４０に
加える。３０はトリ力信号発生条件を設定するためのト
リガ条件レジスタであり、所望のテストプログラムでト
リガを発生させるためにテストプログラム単位を指定す
るためのテストプログラム識別データｄｔｐを格納する
レジスタ３１．所望のパターンアドレスでトリガを発生
させるためにパターンアドレスを指定するためのパター
ンアドレスデータｄｐａを格納するレジスタ３２．所望
のパターンループ数でトリガを発生させるためにパター
ンループ数を指定するためのパターンループ数データｄ
ｐＱを格納するレジスタ３３が設けられていて、これら
各レジスタ３１〜３３からトリガ信号発生条件を設定す
るための属性（８号データがトリガ制御回路４０に加え
られる。トリガ制御回路４ｏは、デジタルパターン信号
発生回路１ｏおよびトリガ条件レジスタ３０から加えら
れるそれぞれの属性信号の一致を検出してトリガ信号Ｓ
ｔｒを発生する。そして、このようにしてトリガＩｌ］
Ｉ制御回路４ｏから出力されるトリガ、信号Ｓｔｒに従
ってｍ１述のようなテストデバッグが行われることにな
る。
ック図である。第３図において、１０はデジタルパター
ン信号発生回路であり、検査対象２０にテストのため（
こ加えるデジタルトパターン信−３Ｓｃｉｐを発生する
とともに、デジタルパターン（ＩＬ’ＪＳｄｐに応じて
変化するテストプログラム識別（０号５ｔｐ 、パター
ンアドレス信号５ｐａ、パターンループ数信号ＳｐＱな
どの複数の属性（８号を発生してトリガ制御回路４０に
加える。３０はトリ力信号発生条件を設定するためのト
リガ条件レジスタであり、所望のテストプログラムでト
リガを発生させるためにテストプログラム単位を指定す
るためのテストプログラム識別データｄｔｐを格納する
レジスタ３１．所望のパターンアドレスでトリガを発生
させるためにパターンアドレスを指定するためのパター
ンアドレスデータｄｐａを格納するレジスタ３２．所望
のパターンループ数でトリガを発生させるためにパター
ンループ数を指定するためのパターンループ数データｄ
ｐＱを格納するレジスタ３３が設けられていて、これら
各レジスタ３１〜３３からトリガ信号発生条件を設定す
るための属性（８号データがトリガ制御回路４０に加え
られる。トリガ制御回路４ｏは、デジタルパターン信号
発生回路１ｏおよびトリガ条件レジスタ３０から加えら
れるそれぞれの属性信号の一致を検出してトリガ信号Ｓ
ｔｒを発生する。そして、このようにしてトリガＩｌ］
Ｉ制御回路４ｏから出力されるトリガ、信号Ｓｔｒに従
ってｍ１述のようなテストデバッグが行われることにな
る。
しかし、このような従来の１１６成によれば、トリガ（
３’４’ Ｓ ｔ ｒは常にテストプロプラム識別ｆＱ
号Ｓｔｐ、パターンアドレス信号Ｓｐａおよびパターン
ループ（Ｂ ′Ｆ：ｆＳ ｐ ＩＩが変化するタイミン
グで２ｉされるのみで、それ以外の任意のタイミングで
発生することはできず、分解能の高いトリガ設定が行え
ないという欠点がある。
３’４’ Ｓ ｔ ｒは常にテストプロプラム識別ｆＱ
号Ｓｔｐ、パターンアドレス信号Ｓｐａおよびパターン
ループ（Ｂ ′Ｆ：ｆＳ ｐ ＩＩが変化するタイミン
グで２ｉされるのみで、それ以外の任意のタイミングで
発生することはできず、分解能の高いトリガ設定が行え
ないという欠点がある。
本発明は、このような点に若目したものであって、その
目的は、任意のタイミングでトリガ設定が行えるデジタ
ルパターンテスタを提１共することにある。
目的は、任意のタイミングでトリガ設定が行えるデジタ
ルパターンテスタを提１共することにある。
このような目的を達成する本発明は、検査対象のテスト
のためのデジタルパターン信号およびデジタルパターン
信号に応じて変化する複３の属性ｆＦＪ号を発生するデ
ジタルパターン信号宛生回ｙδと、トリガ信号発生条件
を設定するための枚数の属性データおよびａ延時間デー
タを発生するトリガ条件レジスタと、デジタルパターン
信号発生回路およびトリガ条件レジスタから加えられる
属性（３号の一致を検出してトリガ信号を発生するトリ
ガ制御回路と、トリガ制御回路から出）Ｊされるトリガ
信号をトリガ条件レジスタから加えられるｉ！ｉ！延時
間延時次データいて所定の時間遅延させる８延回路とで
構成されたことを特徴とする。
のためのデジタルパターン信号およびデジタルパターン
信号に応じて変化する複３の属性ｆＦＪ号を発生するデ
ジタルパターン信号宛生回ｙδと、トリガ信号発生条件
を設定するための枚数の属性データおよびａ延時間デー
タを発生するトリガ条件レジスタと、デジタルパターン
信号発生回路およびトリガ条件レジスタから加えられる
属性（３号の一致を検出してトリガ信号を発生するトリ
ガ制御回路と、トリガ制御回路から出）Ｊされるトリガ
信号をトリガ条件レジスタから加えられるｉ！ｉ！延時
間延時次データいて所定の時間遅延させる８延回路とで
構成されたことを特徴とする。
〔実施例）
以下、図面を用いて詳訓に説明する。
第１図は本発明の一実施例を示すブロック図であり、第
３図と同一部分には同一符号を付けている。第１図にお
いて、トリガ条件レジスタ３０には、第３図に示したト
リガ信号発生条件を設定するための複数のＥＸ性データ
ｄｔｐ、ｄｐ＝およびｄｐＱを格納するｌ！数のレジス
タ３１〜３３の他に、トリガ条件が成立してから実際に
トリガ４８号Ｓｔｒをり１部に出力するまでの遅延時間
ｔｄを設定するための所望のび延時間データｄａｔを格
納するレジスタ３４が設けられている。５０はトリガ１
ｂｕ御回路４０から出力されるトリガ信号Ｓｔｒをトリ
ガ条件レジスタ３０のレジスタ３４から出力される遅延
時間データｄａｔに従って所定の８１間遅延させる′Ｓ
遅延路である。
３図と同一部分には同一符号を付けている。第１図にお
いて、トリガ条件レジスタ３０には、第３図に示したト
リガ信号発生条件を設定するための複数のＥＸ性データ
ｄｔｐ、ｄｐ＝およびｄｐＱを格納するｌ！数のレジス
タ３１〜３３の他に、トリガ条件が成立してから実際に
トリガ４８号Ｓｔｒをり１部に出力するまでの遅延時間
ｔｄを設定するための所望のび延時間データｄａｔを格
納するレジスタ３４が設けられている。５０はトリガ１
ｂｕ御回路４０から出力されるトリガ信号Ｓｔｒをトリ
ガ条件レジスタ３０のレジスタ３４から出力される遅延
時間データｄａｔに従って所定の８１間遅延させる′Ｓ
遅延路である。
このように構成された装餐の動作を、第２０のタイムチ
ャートを用いて説明する。
ャートを用いて説明する。
第２図において、（ｆｌ）はテストプログラム、Ｕ別１
′乙号Ｓｅｐとテストプログラム識別データｄｔｐどの
比較信号Ｓｃ、を示し、（ｂ）はパターンアドレス信号
Ｓｐａとパターンアドレスデータｄｐａどの比較信号Ｓ
ｃ、を示し、（Ｃ）はパターンループ数（コ写ＳｐＱと
パターンループ数データｄｐ達との比較信号Ｓｃ、を示
し、（ｄ）はトリガ制御回路４０から出力されるトリガ
信号Ｓｔ ｒ、を示し、（ｃ＞はど延回路５０から出力
されるトリガ４８号５ｔ ｒ、を示している。このよう
な４１５成において、ｌＩ’ｉ刻ＣＩでテストプログラ
ム識別信号５ｔｐとテストプログラム。Ａ別データｄｔ
ｐが一致すると比ｌｆｆｌｌｕ号ＳＣ１が変化し、時刻
ｔ、でパターンアドレスイ＋４す５ｐａとパターンアド
レスデータｃ＋ｐａが−１にすると比較（，３号Ｓｃ２
が変化し、時刻１ａでパターンルーブ数信号５ｐｉ１と
パターンループ数データｄｐＱが一致すると比較信号Ｓ
ｃ ａが変化する。
′乙号Ｓｅｐとテストプログラム識別データｄｔｐどの
比較信号Ｓｃ、を示し、（ｂ）はパターンアドレス信号
Ｓｐａとパターンアドレスデータｄｐａどの比較信号Ｓ
ｃ、を示し、（Ｃ）はパターンループ数（コ写ＳｐＱと
パターンループ数データｄｐ達との比較信号Ｓｃ、を示
し、（ｄ）はトリガ制御回路４０から出力されるトリガ
信号Ｓｔ ｒ、を示し、（ｃ＞はど延回路５０から出力
されるトリガ４８号５ｔ ｒ、を示している。このよう
な４１５成において、ｌＩ’ｉ刻ＣＩでテストプログラ
ム識別信号５ｔｐとテストプログラム。Ａ別データｄｔ
ｐが一致すると比ｌｆｆｌｌｕ号ＳＣ１が変化し、時刻
ｔ、でパターンアドレスイ＋４す５ｐａとパターンアド
レスデータｃ＋ｐａが−１にすると比較（，３号Ｓｃ２
が変化し、時刻１ａでパターンルーブ数信号５ｐｉ１と
パターンループ数データｄｐＱが一致すると比較信号Ｓ
ｃ ａが変化する。
そして、これら各比較信号Ｓｃ、〜Ｓ ｃ ａがすべて
変化した時刻ｔ＃においてトリガ制御回路４０からトリ
ガ信号５ｔｒ、が出力され、このトリ力信号Ｓｔ ｒ、
は遅延回路５０により所定の遅延時間ｔｄが与えられて
外部にトリガ信号Ｓｔｒ、として出力される。
変化した時刻ｔ＃においてトリガ制御回路４０からトリ
ガ信号５ｔｒ、が出力され、このトリ力信号Ｓｔ ｒ、
は遅延回路５０により所定の遅延時間ｔｄが与えられて
外部にトリガ信号Ｓｔｒ、として出力される。
このように構成することにより、トリガ条件レジスタ３
０のレジスタ３４に格納するＳ延時間データｄｄｔに応
じてトリガ条件が成立してから実際にトリ力信号Ｓｔｒ
が外部に出力されるまでの′Ｓ延時間ｔｄを任意に設定
することができ、高い分解能でトリガを設定することが
できる。
０のレジスタ３４に格納するＳ延時間データｄｄｔに応
じてトリガ条件が成立してから実際にトリ力信号Ｓｔｒ
が外部に出力されるまでの′Ｓ延時間ｔｄを任意に設定
することができ、高い分解能でトリガを設定することが
できる。
これらから明らかなように１本発明によれば、任意のタ
イミングでトリガ設定が行えるデジタルパターンテスタ
が実現でき、実用上の効果は大きい。
イミングでトリガ設定が行えるデジタルパターンテスタ
が実現でき、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック［／１、第２
図は第１図の動作を説明する夕、イムヂャート、第３図
は従来の装置の一例を示すフロック図である。 １０・・・デジタルパターン信号発生回路、２０・・・
検査りＪ象、３０・・・トリガ条件レジスタ、４０・・
・トリガ制御回路４０．５０・・・遅延回路。 １、て： 代 理 人 弁理士 小 沢 （
３助 。 第 ！ 図 第２図 ｆｌ ｔＺ ズｊ
図は第１図の動作を説明する夕、イムヂャート、第３図
は従来の装置の一例を示すフロック図である。 １０・・・デジタルパターン信号発生回路、２０・・・
検査りＪ象、３０・・・トリガ条件レジスタ、４０・・
・トリガ制御回路４０．５０・・・遅延回路。 １、て： 代 理 人 弁理士 小 沢 （
３助 。 第 ！ 図 第２図 ｆｌ ｔＺ ズｊ
Claims (1)
- 検査対象のテストのためのデジタルパターン信号および
デジタルパターン信号に応じて変化する複数の属性信号
を発生するデジタルパターン信号発生回路と、トリガ信
号発生条件を設定するための複数の属性データおよび遅
延時間データを発生するトリガ条件レジスタと、デジタ
ルパターン信号発生回路およびトリガ条件レジスタから
加えられる属性信号の一致を検出してトリガ信号を発生
するトリガ制御回路と、トリガ制御回路から出力される
トリガ信号をトリガ条件レジスタから加えられる遅延時
間データに基づいて所定の時間遅延させる遅延回路とで
構成されたことを特徴とするデジタルパターンテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59211755A JPS6189572A (ja) | 1984-10-09 | 1984-10-09 | デジタルパタ−ンテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59211755A JPS6189572A (ja) | 1984-10-09 | 1984-10-09 | デジタルパタ−ンテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189572A true JPS6189572A (ja) | 1986-05-07 |
Family
ID=16611039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59211755A Pending JPS6189572A (ja) | 1984-10-09 | 1984-10-09 | デジタルパタ−ンテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0954706A (ja) * | 1995-08-16 | 1997-02-25 | Nec Shizuoka Ltd | アドレス／データ監視回路 |
-
1984
- 1984-10-09 JP JP59211755A patent/JPS6189572A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0954706A (ja) * | 1995-08-16 | 1997-02-25 | Nec Shizuoka Ltd | アドレス／データ監視回路 |
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