JPS6197870A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6197870A JPS6197870A JP59219033A JP21903384A JPS6197870A JP S6197870 A JPS6197870 A JP S6197870A JP 59219033 A JP59219033 A JP 59219033A JP 21903384 A JP21903384 A JP 21903384A JP S6197870 A JPS6197870 A JP S6197870A
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- JP
- Japan
- Prior art keywords
- insulating film
- gate electrode
- semiconductor device
- manufacturing
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特に電極を自己
整合的に近接して形成しうる半導体装置の製造方法に関
する。
整合的に近接して形成しうる半導体装置の製造方法に関
する。
（従来技術とその問題点）
半導体装置では寄生抵抗の低減のために各電極を近接し
て形成する必要がしばしば生じる。この方法としては自
己整合法（セルファライン法〕として種々提案されてい
る。その例として電極の側面に絶縁膜（側壁と称丁）を
形成し、それ七尾いて電極を分離する方法かめる。例え
ば特願昭５８−０６９４８２はこの方法によるものであ
り、これ上第２図（Ａ）（８）により説明する。即ち電
極２１を形成し友る後に、絶縁膜２２を全面に被着させ
（第２図（５））、しかる後に異方性ドライエツチング
にＬり絶縁膜２２にエツチングし側壁２１−形成してい
る（第２１鏝））。この方法ｖｃＬり制御され−ｆｃ厚
みの側壁が再理性良く得られるものの最大の欠点は側壁
形成の際、半導体結晶層２４表面もドライエツチングに
さらされ、その表面が損傷する点でｂつ次。この表面損
傷にエフ１例えはオーム性電極を形成せんとしてもその
接触抵抗が異常に筒くなる結果がしばしばみられる。
て形成する必要がしばしば生じる。この方法としては自
己整合法（セルファライン法〕として種々提案されてい
る。その例として電極の側面に絶縁膜（側壁と称丁）を
形成し、それ七尾いて電極を分離する方法かめる。例え
ば特願昭５８−０６９４８２はこの方法によるものであ
り、これ上第２図（Ａ）（８）により説明する。即ち電
極２１を形成し友る後に、絶縁膜２２を全面に被着させ
（第２図（５））、しかる後に異方性ドライエツチング
にＬり絶縁膜２２にエツチングし側壁２１−形成してい
る（第２１鏝））。この方法ｖｃＬり制御され−ｆｃ厚
みの側壁が再理性良く得られるものの最大の欠点は側壁
形成の際、半導体結晶層２４表面もドライエツチングに
さらされ、その表面が損傷する点でｂつ次。この表面損
傷にエフ１例えはオーム性電極を形成せんとしてもその
接触抵抗が異常に筒くなる結果がしばしばみられる。
（発明の目的）
本発明は従来の側壁形成方法を改善し半導体表面に何ら
損傷を与えない側壁形成方法を提供することにエフ特性
のよい半導体装置の製造方法を提供することにろる。
損傷を与えない側壁形成方法を提供することにエフ特性
のよい半導体装置の製造方法を提供することにろる。
（発明の構成）
本発明の半導体装置の製造方法は、半導体結晶層上にゲ
ート電極パターンケ形成し、該ゲート電極及び半導体結
晶層表面？おおって１！１の絶縁膜全形成し、該第１の
絶縁膜の全面に第２の絶縁膜を被着し、異方性ドライエ
ツチングに＝９第２の絶縁膜會エツチングし第１の絶Ｒ
膜でおおわれ友前記ゲート電極側面にのみ第２の絶縁膜
ｔ＠壁として残置せしめ、該第２の絶縁膜よりなる側壁
をマスクに第１の絶縁膜を湿式エツチングにＬり除去す
ることｔ特徴として構成される。
ート電極パターンケ形成し、該ゲート電極及び半導体結
晶層表面？おおって１！１の絶縁膜全形成し、該第１の
絶縁膜の全面に第２の絶縁膜を被着し、異方性ドライエ
ツチングに＝９第２の絶縁膜會エツチングし第１の絶Ｒ
膜でおおわれ友前記ゲート電極側面にのみ第２の絶縁膜
ｔ＠壁として残置せしめ、該第２の絶縁膜よりなる側壁
をマスクに第１の絶縁膜を湿式エツチングにＬり除去す
ることｔ特徴として構成される。
（本発明の作用・原理）
本発明の骨子に、ゲート電極形成後、半導体結晶層及び
ゲート電極？おおって第１の絶縁膜を形成し、この絶縁
膜により、第２の絶縁膜よりなる側壁全形成する際使用
される異方性ドライエツチングによる半導体結晶層への
損傷の導入もしくは汚染の発生を抑制する事にろ９、こ
れにエフ特性劣化のない高信頼度會有する半導体装置の
製造が可能となる。
ゲート電極？おおって第１の絶縁膜を形成し、この絶縁
膜により、第２の絶縁膜よりなる側壁全形成する際使用
される異方性ドライエツチングによる半導体結晶層への
損傷の導入もしくは汚染の発生を抑制する事にろ９、こ
れにエフ特性劣化のない高信頼度會有する半導体装置の
製造が可能となる。
（実施例）
以下本発明の実施例につき図面上参照して詳細に説明す
る。第１図四〜０は本発明の第１の芙施例？説明するた
めのＧａＡｓシ目ットキットキー障壁ゲート型電界効果
トランジスタＧａＡｓＭＥ８ＦＥＴと称する）の製造工
程を順を追って示した素子模式断面図でろる。
る。第１図四〜０は本発明の第１の芙施例？説明するた
めのＧａＡｓシ目ットキットキー障壁ゲート型電界効果
トランジスタＧａＡｓＭＥ８ＦＥＴと称する）の製造工
程を順を追って示した素子模式断面図でろる。
まず、第１図（５）に示す工うに、半絶縁性ＧａＡｓ基
板１０中にＳｉイオン會注入し、アニール工程七経るこ
とによｐＧａＡｓ半導体結晶肩ｌｉｔ″得る。
板１０中にＳｉイオン會注入し、アニール工程七経るこ
とによｐＧａＡｓ半導体結晶肩ｌｉｔ″得る。
次に第１図（ロ）に示すようにＧａＡｓ半導体結晶１上
、にタングステン被膜を形成し、例えばリフ
トオフ法に工９タングステン（Ｗ）からなるゲート電極
（厚み０．５μｍ）１２ｔ−形成する。引き続き、第１
因０に示すように、ＣＶＤ法にょｒ） ８ ｉ ０Ｈ膜
（厚み０．１μｍ） １３ｖｉ−全面に形成し、さＧ；
ＫＣＶＤ法ｙ用いて８ ｉ３Ｎ今膜（厚み０．２μｍ）
１４ｔ−被着せしめる。次に、第１図０に示すように、
例えば ＣＦ４全４金友ドライエツチング法により８
ｉｓＮ仝膜１４全１４金垂直方向ツチングし側壁１５に
形成する。
、にタングステン被膜を形成し、例えばリフ
トオフ法に工９タングステン（Ｗ）からなるゲート電極
（厚み０．５μｍ）１２ｔ−形成する。引き続き、第１
因０に示すように、ＣＶＤ法にょｒ） ８ ｉ ０Ｈ膜
（厚み０．１μｍ） １３ｖｉ−全面に形成し、さＧ；
ＫＣＶＤ法ｙ用いて８ ｉ３Ｎ今膜（厚み０．２μｍ）
１４ｔ−被着せしめる。次に、第１図０に示すように、
例えば ＣＦ４全４金友ドライエツチング法により８
ｉｓＮ仝膜１４全１４金垂直方向ツチングし側壁１５に
形成する。
つづいて、第１図（ハ）に示すように％ ”ｋファーｒ
フッｉＬ液により８ｉ３Ｎ、膜側壁１５全マスクに８ｊ
Ｏｚ膜１３ｔ−エツチングにより除去し、ＧａＡｓ表面
を露出せしめる。次に全面にオーミック金属でろるＡｕ
−Ｇｅ １６ ｆ ０．１ μｍ蒸着する。さらに、
第１図（Ｆ）Ｋ−示すように全面にホトレジスト１７ｔ
−回転塗布し１５０℃ベークにエフレジストｔ−軟化流
動せしめる。次に、第１図（ｑに示すように、例えばＣ
Ｆ４ガスを用い゛て試料全体をドライエツチングする事
により、ゲート電極１２上のレジストを除去し、Ａｕ−
Ｇｅ膜を露出せし゛める。
フッｉＬ液により８ｉ３Ｎ、膜側壁１５全マスクに８ｊ
Ｏｚ膜１３ｔ−エツチングにより除去し、ＧａＡｓ表面
を露出せしめる。次に全面にオーミック金属でろるＡｕ
−Ｇｅ １６ ｆ ０．１ μｍ蒸着する。さらに、
第１図（Ｆ）Ｋ−示すように全面にホトレジスト１７ｔ
−回転塗布し１５０℃ベークにエフレジストｔ−軟化流
動せしめる。次に、第１図（ｑに示すように、例えばＣ
Ｆ４ガスを用い゛て試料全体をドライエツチングする事
により、ゲート電極１２上のレジストを除去し、Ａｕ−
Ｇｅ膜を露出せし゛める。
次に、第１（９）同に示すように、更にイオンミリング
等の方法に工９ゲート電極上の不要なＡｕ−Ｇｅｔ除去
し、ホトレジスｌｆ溶解し次後４００℃Ｈ２ガス中アロ
イ処理を経てソース、ドレイン電極１８゜１９とな丁事
によりＧａＡｓＭＥＳＦＥＴの製造が完了する。
等の方法に工９ゲート電極上の不要なＡｕ−Ｇｅｔ除去
し、ホトレジスｌｆ溶解し次後４００℃Ｈ２ガス中アロ
イ処理を経てソース、ドレイン電極１８゜１９とな丁事
によりＧａＡｓＭＥＳＦＥＴの製造が完了する。
（発明の効果）
以上詳細に説明した様に、本発明による半導体装置の製
造方法においては、側壁を形成する際半導体結晶表面に
損傷を与えることがないので性能のよい半導体装置を再
理性よく提供する事が可能である。
造方法においては、側壁を形成する際半導体結晶表面に
損傷を与えることがないので性能のよい半導体装置を再
理性よく提供する事が可能である。
第１図（５）〜Ｉは本発明の一実施例を説明する次めに
工程順に示し次断面図、第２図（５）、＠に従来のＧａ
ＡｓＭＥ’１ＰＥＴの一例の製造方法全説明するｍめに
工程順に示し几断面囚でろる。 １０．２０・・−Ｇａｋｓ基板、１１ 、２４ ・−Ｇ
ａｋｓ半導体結晶看、１２．２１・・・ゲート電極、１
３・・・８ｉ（ｈ膜、１４・・・Ｓｉ３〜≠膜、１５．
２３・・・側壁、１６・・・オーミック金属、１７・・
・ホトレジスト、１８・・・ソース電極、１９・・・ド
レイン電極、２２・・・絶縁膜。 地１図
工程順に示し次断面図、第２図（５）、＠に従来のＧａ
ＡｓＭＥ’１ＰＥＴの一例の製造方法全説明するｍめに
工程順に示し几断面囚でろる。 １０．２０・・−Ｇａｋｓ基板、１１ 、２４ ・−Ｇ
ａｋｓ半導体結晶看、１２．２１・・・ゲート電極、１
３・・・８ｉ（ｈ膜、１４・・・Ｓｉ３〜≠膜、１５．
２３・・・側壁、１６・・・オーミック金属、１７・・
・ホトレジスト、１８・・・ソース電極、１９・・・ド
レイン電極、２２・・・絶縁膜。 地１図
Claims (1)
- 半導体結晶層上にゲート電極パターンを形成し、該ゲ
ート電極及び半導体結晶層表面をおおって第１の絶縁膜
を形成し、該第１の絶縁膜の全面に第２の絶縁膜を被着
し、異方性ドライエッチングにより第２の絶縁膜をエッ
チングし第１の絶縁膜でおおわれた前記ゲート電極側面
にのみ第２の絶縁膜を側壁として残置せしめ、該第２の
絶縁膜よりなる側壁をマスクに第１の絶縁膜を湿式エッ
チングにより除去することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219033A JPS6197870A (ja) | 1984-10-18 | 1984-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219033A JPS6197870A (ja) | 1984-10-18 | 1984-10-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6197870A true JPS6197870A (ja) | 1986-05-16 |
Family
ID=16729198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219033A Pending JPS6197870A (ja) | 1984-10-18 | 1984-10-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202920A (ja) * | 1987-02-18 | 1988-08-22 | Nec Corp | 半導体集積回路装置の製造方法 |
| US7461445B2 (en) * | 2005-01-31 | 2008-12-09 | Hitachi Global Storage Technologies Netherlands, Bv | Method of manufacturing a magnetic head with a deposited shield |
-
1984
- 1984-10-18 JP JP59219033A patent/JPS6197870A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202920A (ja) * | 1987-02-18 | 1988-08-22 | Nec Corp | 半導体集積回路装置の製造方法 |
| US7461445B2 (en) * | 2005-01-31 | 2008-12-09 | Hitachi Global Storage Technologies Netherlands, Bv | Method of manufacturing a magnetic head with a deposited shield |
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