JPS62119640A

JPS62119640A - 機械語命令前処理方法

Info

Publication number: JPS62119640A
Application number: JP26025585A
Authority: JP
Inventors: Takahito Noda; 野田　敬人; Yuji Kamisaka; 神阪　裕士; Masayoshi Takei; 武居　正善; Riyouichi Nishimachi; 西町　良市; Kazuyasu Nonomura; 野々村　一泰; Yasutomo Sakurai; 康智桜井; Takeshi Murata; 雄志村田; Akitoshi Kamimura; 上村　明利
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-11-20
Filing date: 1985-11-20
Publication date: 1987-05-30
Also published as: JPH0457021B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕複数個の用途別のレジスタからなる機械語命令格納用の
レジスタを有１２、フェッチした機械語命令の各部をそ
れぞれ前記用途別のレジスタに格納して処理するマイク
ロプラグラム方式の情報処理装置においては、従来２機
械語命令の７エツチに際して、そのオベコードヲｗ４ｉ
ｔ、て、“フェッチデータをいずれのレジスタに格納す
べきかを判定して処理しているだめ、その判定結′果が
得られる迄の間に次のフェッチタイミング１′〕が来た
場合には、該フェッチタイミングから更。

に次のフェッチタイミング塩の間は無為に時間。

を過すこととなると言う問題点があった。

本発明は上記問題点を解決するため、機械語。

命令のフェッチに際し、フェッチデータを前記１１複数
個の用途別のレジスタの内のいずれのレジスタに格納す
べきかの判定結果が得られる前に。

フェッチタイミングが来九とき、複数個の用途。

別のレジスタの内の該フェッチデータを格納す。

る可能性のある複数個のレジスタに同時に格納、１゜す
るととによって、無駄な時間を生ずることが無く、その
ため処理速度を高めることの出来る方式を開示している
。

〔産業上の利用分野〕

本発明はマイクロプログラム方式の情報処理。

装置における、機械語命令の実行に係る前処理゛の制御
に関するものであって、特に機械語命令。

のオペコード以外の各部を所定のフェッチレジ。

スタに格納する際の制御に係る。　　　　　　）゛）〔
従来の技術〕複数個の用途別のレジスタからなる機械語合。

令格納用のレジスタを有し、フェッチした機械。

語命令の各部をそれぞれ前記用途別のレジスタ１゜に格
納して処理するマイク四プラグラム方式の。

情報処理装置においては、従来、機械語命令を実行する
場合、まず、該機械語命令のオペコー。

ドをフェッチして解読した上、その結果に応じて、該オ
ペコードに続く他の部位をそれぞれ所、。

定の７エツチレジスタに格納している。

このときの、マイクロ命令の動作について更に説明する
と、マイクロ命令は機械語命令のオペコードの７エツチ
を行ない、該オペコードを、オペコード解読用の７エツ
チレジスタに格納して解読する。そして、その結果に応
じて該機械語命令のオペコード以降の部分（オペランド
の。

一部）の７エツチを行ない該当する用途を有す。

るフェッチレジスタに格納する。このような動。

作を繰り返して、一つの機械語命令についてのＩｌ＋総
ての部分の７エツチが終了するまで処理を継。

続する。この間に、既にフェッチを終了した部。

分についての処理（例えばアドレス計算）が行。

なわれる場合もある。

第２図は機械語命令の形式の例を示す図で、１．１（ａ
）は命令人の形式を、（”）は命令Ｂの形式を示し。

ており、１はオペコード、２は第１オペランド、。

３は第２オペランドを衣わしている。そして命令Ａのオ
ペコードを０Ｐ−Ａ、　命令Ｈのオペコードを０Ｐ−Ｂ
として表しており、第１オペラ１．。

・　３　・ンドは命令ＡがＲ１，命令ＢがＢＸＤ、第２オペランド
は命令ＡがＲ１１、命令ＢがＲ１であることを示してい
る。

第３図は命令フェッチレジスタの例を示す図で、４〜７
はそれぞれフェッチレジスタであって、４けＦＲＯ１５
はＦＲｌ、６はＦＲ２，７はＦＲ３を表わしている。各
７エツチレジスタ゛はそれぞれ第１表に示す機能あるい
は用途を有。

している。

上記、命令Ａあるいは命令Ｂを第３図に示す１０様な命
令フェッチレジスタを用いて処理する場・合について説
明すると、両命令の場合とも、マ。

ず、オペコード１をフェッチして、解読するた、。

・　４　・めデコード機能を有するフェッチレジスタ４（ＦＲＯ）
に格納する。そして次に第１オペランドをフェッチする
。すなわち、命令ＡならＲ１が、命令ＢならＢＸＤがフ
ェッチされる。これらがＲ１あるいはＢＸＤであること
は、オペコードを解読することによって認識出来る。そ
して、Ｒ，。

ならフェッチレジスタ７（ＦＲＢ）に、ＢＸＤ゛ならフ
ェッチレジスタ３（ＦＲｌ）に格納され。

る。

〔発明が解決しようとする問題点〕

上述したように、従来の方式においては、機。

械語命令の第１オペランドを所定のレジスタに。

フェッチするには、それまでにオペコードの解。

読を完了していて、どのフェッチレジスタに格、。

納するかをマイクロ命令によって指示する必要。

がある。

第４図は機械語命令のフェッチに係る従来の。

制御を示すタイムチャートであって、（ａ）は命令Ａの
場合を、（ｂ）は命令Ｂの場合を示しており’　２１１
８はフェッナタイミング、９は７工ツチ動作、１０〜１
３はそれぞれのフェッチレジスタ（ＦＲＯ〜Ｉｉ’　Ｉ
ｔ　３　）にデータが格納されるタイミング、１４はマ
イクロ命令の動作を表わしている。

第４図（ａ）において、タイミング■において、オペコ
ード０Ｐ−Ａがフェッチされて、マイクロ命令によりＦ
ＲＯに格納され、これが、タイ。

ミンク（ｐにおいてデコードされ、その結果を見“て、
タイミング■で第１オペランドからフェン。

チしたデータ（Ｒ１）をＦＲ３に格納する。更に１゛）
タイミング■のとき、第２オペランドのデータ。

（Ｒ２）をフェッチして、これをＦＲ２に格納し。

ている。

第４図（ｂ）に示す命令Ｂの場合については、オ。

ペランドの内容が命令Ａの場合と異なるため、１−。

それらを格納するフェッチレジスタが異なるが、。

そのタイミングについての条件は前記第４図（ａ）。

の場合と全く同様である。

第４図ｔｉｔおよび（ｂ）によって、明らかなように、
。

タイミング■においては、マイクロ命令が、夕２１１イ
ミング■でフェッチしたオペコードのデコードを行なっ
ており、その結果が得られて、オペランドの内容が何で
あるかが判明し、該当するフェッチレジスタに格納出来
るようになるのはタイミング■以降であるから、タイミ
ング■ではフェッチ動作を行なうことが出来ない。この
゛ことは、機械命令各部の７エツチを効率良く迅速に行
なうと真っ観点から艶れば、大きな時間゛的損失を生じ
ているものであって、機械語命令゛実行に係る処理速度
を低下せしめる１璧因となｌ“るものである。

本発明はこのような従来の問題点を解決１〜て、。

機械語命令のオペランド部の７エツチに際し時間的損失
を生ずることの無い制御方式を提供す。

ることを目的としている。　　　　　　　　　　１゜〔
問題点を解決するだめの手段〕上記目的は本発明によれば特許請求の範囲に記載のとお
り複数個の用途別のレジスタからなる機械語命令格納用
のレジスタを有し、フェン５．。

・　７　・チした機械語命令の各部をそれぞれ前記用途別のレジス
タに格納して処理するマイクロプラグラム方式の情報処
理装置において、機械語命令のフェッチに際し、フェッ
チデータを前記複数。

個の用途別のレジスタの内のいずれのレジスタ゛に格納
すべきかの判定結果が得られる前にフェ゛ッチタイミン
グが来たとき、複数個の用途別の。

レジスタの内の該フェッチデータを格納する可能性のあ
る複数個のレジスタに同時に格納する。

ことを特徴とする機械語命令前処理方式により１・）達
成される。

〔実施例〕

第１図は本発明の１実施例の機械語命令の７゜エッチに
係る制御を示すタイムチャートであつｌ。

て、（ａ）は前述した命令Ａの場合を、また（ｂ）は命
令Ｂの場合を示しており、８〜１４はそれぞれ第４図の
場合と同様である。

第１図（ａ）を用いて、命令Ａの場合について説明する
と、該命令Ａは第２図（ａ）に示したように・　８　・第１オペランドがＲｔ第２オペランドがＲｖである。そ
して、第１オペランドがＲ１であると言うことは、オペ
コード（ＯＰ−Ａ）を解読するまで分からない。一方、
この形式の命令では第１゜オペランドはＲ１あるいはｎ
ＸＤに限られている。すでに第３図によって説明したよ
うにｔｉｔはけフェッチレジスタＦＲ３にＢＸＤはフェ
ッチレジスタＦＲＩに格納されるべきものである。

従って、本実施例においては、第１図（ａ）に見。

られるように０Ｐ−Ａをフェッチしたあとすぐ国第１オ
ペランドをフェッチして、これをフェン。

チレジスタＦＲＩとＦＲ３に同時に格納してしまう。

次に、第２オペランドをフェッチしたときには既にオペ
コードの解読が終了していて、それ１゜がＲｇであるこ
とが分っているので、これをフェッチレジスタＰＲ２に
格納する。

このような制御によって従来のような、フェッチ動作に
ついての空白時間を生ずることがなくなるから処理速度
が向上−する。

第２図（ｂ）の命令Ｂについても同様であり、この場合
は、まずフェッチした第１オペランドのデータを、やは
り、フェッチレジスタＦＢＩとＦＲ３に同時に格納する
。そして、第２オペランドをフェッチしたときには、す
でにオペコードの解読が終了していて、それがＲ１であ
るとと。

が分っているので、これをフェッチレジスタＦＲ３に格
納する。

このような制御の結果命令Ｂの第１オペラン。

ドのＢＸＤが７エツチレジスタＦＲＩに、第２１）ゝオ
ペランドのＲ１が７エツチレジスタＦＲ３に格・納され
る。

上記各実施例では、第１オペランドを格納す。

べきフェッチレジスタがＦＲｌｔたはＦ’Ｒ３に。

限られる場合について説明しているが、どのし１５ジス
タを用うるかが全く分らない場合には第１゜オペランド
を７エツチしたときオペコードを格。

納するためのフェッチレジスタＦ　Ｒ０１１１’［）他
。

の全部のレジスタに同時に格納すれば良い。

〔発明の効果〕以上詳細に説明したように本発明の方式によれば、従来
よね、命令フェッチ動作が１サイクル速く終了する。成
る機械語命令の従来の実行時間が命令フェッチを含めて
、５サイクｉかかるものであったとき、これを本発明の
制御方式を採ることによって、４サイクルに短縮するこ
とが出来るから２０チの速度向上が期待出来る。

本発明は、マイクロプログラム方式を採り、。

マイクロ命令サイクルが命令フェッチサイクル１１１よ
り速くない情報処理装置の場合特に効果が大・きい。

【図面の簡単な説明】

第１図は本発明の１実施例の機械語命令の７１）エッチ
に係る制御を示すタイムチャート、第２゜図は機械語命
令の形式の例を示す図、第３図は命令フェッチレジスタ
の例を示す図、第４図は機械語命令の７エツチに係る従
来の制御を示す。タイムチャートである。・　１１゜１・・・オペコード、　　２・・・第１オペランド、３
・・・第２オペランド、　　４〜７・・・７エツチレジ
スタ、　　８・・・フェッチタイミング、　　９・・・
フエ、チ動作、　　１０〜１３・・・フェッチレジスタ
にデータが格納されるタイミング、　　１４・・・マイ
クロ命令の動作・１２・（ｃＬ）（ｂ）（ｂ）機・械符４４の形式め例を７示す目算　２　図４仝フエ・ｙ斗しジスクの例１示す７卒３　ス

Claims

【特許請求の範囲】

複数個の用途別のレジスタからなる機械語命令格納用の
レジスタを有し、フェッチした機械語命令の各部をそれ
ぞれ前記用途別のレジスタに格納して処理するマイクロ
プラグラム方式の情報処理装置において、機械語命令の
フェッチに際し、フェッチデータを前記複数個の用途別
のレジスタの内のいずれのレジスタに格納すべきかの判
定結果が得られる前にフェッチタイミングが来たとき、
複数個の用途別のレジスタの内の該フェッチデータを格
納する可能性のある複数個のレジスタに同時に格納する
ことを特徴とする機械語命令前処理方式。