JPS60168237A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は演算命令の先取りを行うための演算装置に関
するものである。

〔１掻を術〕 第１図は従来の演算装置を示すブロック図であり１図に
おいて（１）は命令レジスタ、（２）は前記命令レジス
タ（１）のオペレーションコードから出るアドレス信号
をデコードする命令デコーダ、（３）は前記命令デコー
ダ＋１）でデコードされたアドレス信号を入力とし各制
御信号を発生させるマイクロプログラムメモリ、（４）
は前記命令レジスタ（すのアドレス信号と前記マイクロ
プログラムメモリ（３）の制御信号を入力とするセレク
タ、（５）は前記命令レジスタ（１）のディスプレース
メントからの信号と前記マイクロプログラムメモリ（３
）の制御信号を入力とするセレクタ、（６）は前記セレ
クタ（４）の出力信号を入力とする汎用レジスタ、（７
）は前記セレクタ（５）の信号を入力とするプログラム
メモリ、（８）は前記汎用レジスタ（６）の信号を入力
とする演算レジスタ、（９）は前記プログラムメモリ（
７）の信号を入力とする演算レジスタ、ＯＱは前記マイ
クロプログラムメモリ（３）の制御信号と前記演算レジ
スタ（８）及び前記演算レジスタ（９）の信号を入力と
する算術論理演算回路である。

第２図は第１図の動作波形で（Ａ）は命令フェッチ動作
サイクル、（Ｂ）は命令デコードサイクル、（Ｃ）は制
御信号発生サイクル、（Ｄ）及び（Ｋ）はデータフェッ
チ動作サイクル、（Ｆ）演算実行サイクル、（Ｇ）は結
果格納サイクルを示し、　（１０）〜（ｔりは時間を表
わすものである。

次に動作について説明する。（ｔｌ）で実行内容が命令
レジスタ（１ンに７工ツチ動作されることを示し。

（ｔ２）で命令デコーダ（２）は前記命令レジスタ（１
１から出るマイクロプログラムを受けデコード動作させ
。

マイクロプログラムメモ１月３）に記憶し、　（ｔＳ）
で前記マイクロプログラムメモリ（３）から算術論理演
算回路α１及びセレクタ（４）及び（５）に制御信号を
送り。

（ｔりで前記命令レジスタ＋１１からアドレス信号がセ
レクタ（４）で選択され、　（ｔＳ）で前記命令レジス
タ（１）からディスプレースメントがセレクタ（５）で
選択され、　（ｔ６）で算術論理演算回路ａ１で演算を
実行し。

（ｔｌ）で結果が前記汎用レジスタ（６）または前記プ
ログラムメモリに格納される。しかるに上記の様に命令
フェッチ動作サイクル■、命令デコードサイクル（Ｂ）
、制御信号発生（Ｃ）、データフェッチ動作（Ｄ）及び
（ＩＣ）を順に処理することにより初めて演算災行サイ
クル（乃が行なわれ、結果格納サイクル（Ｇ）される。

以上の命令フェッチ動作サイクル（Ａ）、命令デコード
サイクル（Ｂ）、制御信号発生サイクル（Ｃ）、データ
フェッチ動作サイクル（Ｄ）及び（Ｅ）、演算実行サイ
クル（Ｆ）、結果格納サイクル（（））においてｔ（七
〇で命令デコードサイクル（Ｂ）されて始めて（ｔＳ）
及び（ｔ４）でデータフェッチ動作サイクル（Ｄ）及び
（Ｋ）される。

ということで演算に入るまでに時間がかかるという欠点
があった。

〔発明の概要〕

この発明は、かかる欠点を改善する目的でなされたもの
で、演算装置にデコーダを追加することにより、命令が
デコードされる間にデータを選択させることにより、演
算の前処理時間が短縮され。

その結果演算の繰り返しが高速に行なえる命令先取演算
装置を提案するものである。

〔発明の実施例〕

第３図はこの発明の一実施例を示すブロック図である。

命令レジスタ（１）、命令デコーダ（２）、マイクロプ
ログラムメモ１月３）、汎用レジスタ（６）、プログラ
ムメモリ（７）、演算レジスタ（８）及び（９）、算術
論理演算回路員は従来装置と全く同一のものである。

αＤは命令レジスタ＋１）めアドレス信号と前記デコー
ダａυの信号を制御信号とするセレクタである。

第４図は第３図の動作波形を示すものである。

（Ａｌは命令フェッチ動作サイクル、（Ｂ）は命令デコ
ードサイクル、（Ｃ）は制御信号発生サイクル、（Ｄ）
及び（Ｅ）はデータフェッチ動作、（Ｆ）は演算実行サ
イクル。

（Ｇ）は結果格納サイクルを示す。

命令レジスタ＋１１に信号が命令フェッチ動作サイクル
（Ａ）され、上記命令レジスタｆｌ）からのアドレス信
号を命令デコードサイクル（２）でデコードスル。

また前記命令レジスタｔｌ）のアドレス信号をデコード
αＢで受け、セレクタ（４）及び（５）に制御信号を送
る。

また前記命令デコードサイクル（Ｂ）と同時に命令レジ
スタ（１）からの信号をデコーダａＤによりセレクタ（
４）の制御を行ないセレクタ（４）及び（５）により汎
用レジスタ（６）とプログラムメモ１月７）の制御信号
を選択し演算レジスタに送る。前記命令デコーダ（１１
１でマイクロプログラムメモリ（７）にデコード動作さ
せ。

前記マイクロプログラムメモリ（３）で制御信号を発生
させ、前記算術論理演算回路Ｑｌを制御し、前記データ
フェッチ動作ＣＤ）及び（Ｆ）シた信号を前記算術論理
演算回路１１で演算実行サイクル（Ｆ）Ｌ、結果を格納
する。

〔発明の効果〕

この発明は以上説明した通り、演算装置にデコーダを追
加するという簡単な構造により、デコーダの信号でセレ
クタの制御を行なえ、命令レジスタからの信号をデコー
ドしている間にデータをフェッチするという命令先取り
ができ、演算を高速に行なえるという効果がある。

【図面の簡単な説明】

第１図は従来の演算装置のブロック図、第２図は従来の
演算装置の動作波形を示す図、第３図はこの発明の一実
施例を示す演算装置のブロック図。 第４図はこの発明の一実施例を示す演算装置の動作波形
図である。 図において＋１）は命令レジスタ、（２）は命令デコー
ダ、（３）はマイクロプログラムメモリ、（４）及び（
５）はセレクタ、（６）は汎用レジスタ、（７）はプロ
グラムメモリ、　１８１及び（９）は演算レジスタ、α
Ｑは算術論理演算回路、αυはデコーダである。また（
Ａ）は命令フェッチ動作サイクル、（Ｂ）は命令デコー
ドサイクル。 （０）は制御信号発生サイクル、（Ｄ）及び（Ｋ）はデ
ータフェッチ動作サイクル、（Ｆ）は演算サイクル、（
Ｇ）は結果格納サイクル、　（ｔｏ）〜（ｔｏは時間を
表わすものである。 なお２図中同一あるいは相当部分には同一符号を付して
示しである。 代理人大岩増雄 第１図

Claims (1)

【特許請求の範囲】
1. 実行内容を保持する命令レジスタと、前記命令レジスタ
   の信号を受ける命令デコーダと、前記命令デコーダの信
   号を受けるマイクロプログラムメモリと、前記命令レジ
   スタの信号と、前記命令レジスタ信号を受けるセレクタ
   と、前記セレクタの信号を受ける汎用レジスタと、前記
   セレクタの信号を受けるプログラムメモリと、前記汎用
   レジスタの信号を受ける演算レジスタと、前記プログラ
   ムメモリの信号を受ける演算レジスタと、前記演算レジ
   スタの信号を受ける算術論理演算回路を備えたことを特
   徴とする演算装置。