JPS62123A

JPS62123A - パルス幅変換回路

Info

Publication number: JPS62123A
Application number: JP61060143A
Authority: JP
Inventors: Yasuo Akatsuka; 赤塚　泰生
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-03-18
Filing date: 1986-03-18
Publication date: 1987-01-06
Also published as: EP0198254A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、パルス発生回路に関し、詳述するならば、Ｃ
ＭＯ３回路にて構成されたパルス幅変換回路に関するも
のである。

従来の技術一般的に、信号のパルス幅を変換することは、システム
設計や大規模な集積回路の設計を行う上で基本的に有用
且つ必須の回路技術である。

従来、パルス幅変換を行うパルス発生回路としては、例
えば第８図に示すような回路が知られている。すなわら
、このパルス幅変換回路は、入力信号Ａを受ける遅延回
路１と、人力信号Ａと遅延回路１から出力される遅延信
号ＤＡとを受けるＯＲ回路２とから構成される。

第９図に示すタイミング図かられかるように、パルス幅
１．の入力信号Ａは、遅延回路１で時間Δを遅延されて
、遅延信号ＤＡとなる。従って、ＯＲ回路２の出力信号
ＭＡは、入力信号Ａと遅延信号ＤＡとの重なりとなり、
人力信号Ａに比較して遅延時間Δｔだけパルス幅が拡大
している。そして、そのパルス幅の拡大の程度は、遅延
回路１の遅延時間Δｔをかえることにより任意に設定で
きる。

発明が解決しようとする問題点しかし、第８図に示すような従来のパルス幅変換回路に
おいて、入力信号Ａのパルス幅１．が、第１０図に示す
如く遅延時間Δｔよりも小さい場合は、入力信号がパル
ス幅不変のまま２つ連続して出力され、所望のパルス幅
の出力が得られない。

そこで、本発明は、上記した従来の問題を解決したパル
ス幅変換回路を提供せんとするものである。

換言するならば、本発明の目的は、狭いパルス幅の入力
信号に対しても、所望のパルス幅のパルスを出力するパ
ルス幅変換回路を提供することである。

問題点を解決するための手段すなわち、本発明によるならば、第１の形式のＣＭＯＳ
インバータと第２の形式のＣＭＯＳインバータとが交互
に多段接続されて構成されており、第１の形式のＣＭＯ
Ｓインバータは、ＮチャネルＭＯＳＦＥＴの相互コンダ
クタンスｇ１がＰチャネルＭＯＳＦＥＴの相互コンダク
タンスｇ１よりも大きく、第２の形式のＣＭＯＳインバ
ータは、Ｐチャネルトランジタスの相互コンダクタンス
ｇ。

がＮチャネルＭＯＳＦＥＴの相互コンダクタンスｇ１よ
りも大きいことを特徴とするパルス幅変換回路が提供さ
れる。

］ＣＭＯＳインバータにおいて、ＮチャネルＭＯＳＦＥＴ
の相互コンダクタンスｇｍとＰチャネルＭＯＳＦＥＴの
相互コンダクタンスｇｍとが異なると、出力信号の立上
がりの遅れ量と立下がりの遅れ量とが相違するようにな
る。すなわち、ＮチャネルＭＯ５ＦＥＴのｇｍをＰチャ
ネルＭＯＳＦＥＴのｇｍよりも大きい上記した第１の形
式のＣＭＯＳインバータでは、出力信号の立上がりの遅
れが立下がりの遅れより大きい。す傅わち、パルスの立
下がりから立上がりまでの時間が拡大する。

反対に、ＰチャネルＭＯＳＦＥＴ（７）ｇｍをＮチャネ
ルＭＯＳＦＥＴのｇｍ＆よりも大きい一上記した第２の
形式のＣＭＯＳインバータでは、出力信号の立下がりの
遅れが立上がりの遅れより大きく、パルスの立上がりか
ら立下がりまでの時間が拡大する。

かくして、上記した本発明のパルス幅変換回路において
は、第１の形式のＣＭＯＳインバータが初段にある場合
には、正のパルスのパルス幅を拡大することができ、ま
た、第２の形式のＣＭＯＳインバータが初段にある場合
には、負のパルスのパルス幅を拡大することができる。

そして、そのパルス幅の拡大は、ＣＭＯＳインバータを
通過するごとに少しづつなされるので、従来例のように
パルスが２つの分離されることもない。

なお、正のパルスのパルス幅の拡大は、反面、負のパル
スのパルス幅の狭幅化を意味するので、本発明によるパ
ルス幅変換回路は、パルス幅を拡大するためだけでなく
、パルス幅を狭くするためにも利用できる。

実施例以下、添付図面を参照して、本発明によるパルス幅変換
回路の実施例を説明する。

第１図は、本発明によるパルス幅変換回路の第１実施例
を示す回路図である。図示のパルス幅変換回路３は、４
つのＣＭ　ＯＳインバータ４Ａ１４Ｂ、４Ｃ１４Ｄが直
列に接続されて構成されている。各ＣＭＯＳインバータ
は、第２図に示すように、ゲートが入力に共通接続され
、ドレインが出力に共通接続されたＰチャネルＭＯ３電
界効果トランジスタとＮチャネルＭＯ３電界効果トラン
ジスタとから構成され、ＰチャネルＭＯＳＦＥＴのソー
スは、電源電圧Ｖｃｃに接続され、ＮチャネルＭＯＳＦ
ＥＴのソースは接地されている。また、出力には、負荷
容量として機能する寄生容量などによる容量Ｃがある。

以上のようなパルス幅変換回路において、奇数段目（１
段目と３段目）のＣＭＯＳインバータ４Ａ及び４Ｃは、
ＮチャネルＭＯＳＦＥＴの相互コンダクタンスｇ＋＋＋
、がＰチャネルＭＯＳＦＥＴの相　　　　′互コンダク
タンスｇｍ、Ｐよりも大きく、偶数段目（２段目と４段
目）のＣＭＯＳインバータ４Ｂ及び４Ｄは、ｇＭｐがｇ
ｌよりも大きくなっている。

この相互コンダクタンスｇｍは、トランジスタの電流駆
動能力を規定し、第３図に示すように、所与の容量負荷
Ｃを充放電して信号の伝達を行う時の信号の遅延時間Δ
ｔは、相互コンダクタンスｇｍが大きい程小さくなる。

ＣＭＯＳインバータにおいては、Ｐチャネル間Ｏ３ＦＥ
Ｔが容量負荷Ｃを充電し、ＮチャネルＭＯＳＦＥＴが容
量負荷Ｃを放電する。それ故、ＮチャネルＭＯＳＦＥＴ
の相互コンダクタンスｇｍ％、ｌがＰチャネル間Ｏ３Ｆ
ＥＴの相互コンダクタンスｇａｐよりも大きいと、容量
負荷Ｃの放電時の遅延時間Δｔは、容量負荷Ｃの充電時
の遅延時間Δｔより短い。反対に、Ｐチャネル間Ｏ３Ｆ
ＥＴの相互コンダクタンスｇｍ、ＰがＮチャネルＭＯＳ
ＦＥＴの相互コンダクタンスｇ□よりも大きいと、容量
負荷Ｃの充電時間による遅延時間Δｔは、容量負荷Ｃの
放電時間による遅延時間Δｔより短い。

それ故、１段目のＣＭＯＳインバータの出力がパｌ”°
から°゛０″°に変化するときの遅延時間をΔｔｉＮと
し、出力がＩＩ　Ｏ１１から′ｌ″に変化するときの遅
延時間をΔｔｌＰとすると、次式が成り立つ。

従って、第１図のパルス幅変換回路において、人力信号
Ａが“０”→パ１”に変化して出力信号ＭＡが“０”−
“１”に変化するまでの遅延時間をΔｔ１１とし、入力
信号Ａが“１”→“０″に変化して出力信号ＭＡが“１
”→゛０”に変化するまでの遅延時間をΔｔＬ　とする
、（１）式の関係から Δｔ□（ΔｔＬ　　　　　　　　　・・（２）が成り立
ち、入力信号Ａのパルス幅よりも広いパルス幅を持った
出力信号ＭＡが得られる。第４図に、入力信号Ａと、各
ＣＭＯＳインバータ４Ａ。

４Ｂ、４Ｃ，４Ｄの出力信号Ａ１、Ａ２、Ａ３及びＭＡ
とのパルスの立上がり及び立下がりのタイミングを示す
。

以上説明したように本実施例においては、各段のＣＭＯ
ＳインバータのＰチャネル間Ｏ３ＦＥＴとＮチャネルＭ
ＯＳＦＥＴのｇｍの大きさを適当に設定することにより
、人力信号のパルス幅を拡大変換して出力から取り出す
ことができる。しかも、従来行われていたような遅延回
路を用いていないので、人力信号が小さなパルス幅の信
号であっても所望のパルス幅の出力信号が得られる。

第５図に、第１図のパルス幅変換回路をシリコンＣＭＯ
Ｓインバータで構成したときのトランジスタ回路図を示
す。ＭＯＳ）ランジスタの相互コンダクタンスｇ＋ａは
、次のように表される。

但し、μ：移動度４５０ｃ＋＋！／％’Ｓ　　（Ｎチャ
ネル）２２５ｃｎｆ／ｌ／’Ｓ　　（Ｐチャネル）εｏ
Ｘ：ゲート絶縁膜の比誘電率＝４．０ε。：真空の誘電
率＝８．８５ＸＩＯ−”　Ｆ　／ｃｍｊＯ）ｌ：ゲート
絶縁膜の膜厚−４００人Ｗ：ゲート幅Ｌ：ゲート長＝２μｍかかる条件において、第５図の８つのＭＯＳトランジス
タＱＰ１％ＱＰ４及びＱ　ｓ　＋〜ＱＮ４のゲート幅を
以下の第１表のようにすることにより、それぞれの第１
表のような相互コンダクタンスが得られ、その結果、約
２０ナノ秒のパルス幅の拡大ができた。

第１表第６図は、本発明のパルス幅変換回路の第２の実施例を
示す。この実施例では、奇数段目（１段目と３段目）の
ＣＭＯＳインバータ４Ａ及び４Ｃは、Ｐチャネル間Ｏ３
ＦＥＴの相互コンダクタンスｇｆｆｉＰがＮチャネルＭ
ＯＳＦＥＴの相互コンダクタンスｇＭＮよりも大きく、
偶数段目（２段目と４段目）のＣＭＯＳインバータ４Ｂ
及び４Ｄは、ｇ＋＋＋ｕがｇＡＰよりも大きくなってい
る。

従って、入力信号Δが“１”→“０”に変化して出力信
号ＭＡが１″″→“′０”に変化するまでの遅延時間Δ
ｔＬが、人力信号へが“Ｏｎ→゛１″゛に変化して出力
信号ＭＡが０″″→１１１　Ｉ＋に変化するまでの遅延
時間ΔｔＨより短い。すなわち、第７図のタイミング図
に示すように、入力信号の“０”期間のパルス幅に対し
て拡大変換を行うことができる。

以上、本発明の２つの実施例を説明したが、本発明はこ
れに限定されるものではなく種々の実施例が可能である
。例えば、インバータの段数は設計の目的に応じて任意
に選ぶことが可能であり、段数を多くすればそれだけパ
ルス幅の変換量は多くとれる。又、拡大変換だけではな
くパルス幅を短くする短縮変換も同様の構成により可能
である。

発明の効果以上の説明から明らかなように、本発明によるパルス幅
変換回路は、人力信号のパルス幅に関係なく、所期のパ
ルス幅の拡大または縮小をすることができる。また、多
段接続するＣＭＯＳインバータの数により任意のパルス
幅拡大またはパルス幅縮小ができるので、集積回路など
において簡単に実現でき、極めて実用的である。

【図面の簡単な説明】

第１図は、本発明によるパルス幅変換回路の第１の実施
例を示す機能回路図、第２図は、第１図に示すパルス幅変換回路を構成するＣ
ＭＯＳインバータの１例を示す回路図、第３図は、ＭＯ
Ｓトランジスタの相互コンダクタンスｇｍと遅れΔｔと
の関係を示すグラフ、第４図は、第１図に示すパルス幅
変換回路の各ＣＭＯＳインバータの入力と出力のタイミ
ング図、第５図は、第１図に示すパルス幅変換回路のト
ランジスタ回路図、第６図は、本発明によるパルス幅変換回路の第２の実施
例を示す機能回路図、第７図は、第６図に示すパルス幅変換回路の入力と出力
のタイミング図、第８図は、従来のパルス幅変換回路を示す回路図、第９図は、第８図に示す従来のパルス幅変換回路の各部
の信号のタイミング図、第１０図は、入力信号のパルス幅が狭い時の、第８図に
示す従来のパルス幅変換回路の各部の信号のタイミング
図である。〔主な参照番号〕１・・遅延回路、　　２・・ＯＲ回路、３・・パルス幅
変換回路、４・・ＣＭＯＳインバータ、　Δ・・人力信号、Ａｔ　
、　Ａ２　、　Ａ３　　・・インバータ出力信号、ＤＡ
・・入力遅延信号、ＭＡ・・パルス幅変換回路の出力信号特許出願人　　日本電気株式会社代　理　人　　弁理士　新居正彦第１図３・・・・・パルス中爪変換回路４．４Ａ〜４Ｄ・・・・ＣＭＯＳイン２名り第３図９ｍ第４図わく綜第６図第７図３・・・・・パルス幅変換回路４Ａ−４Ｄ・・・・・ＣＭＯＳインバータ第９図第１０図

Claims

【特許請求の範囲】

第１の形式のＣＭＯＳインバータと第２の形式のＣＭＯ
Ｓインバータとが交互に多段接続されて構成されており
、第１の形式のＣＭＯＳインバータは、ＮチャネルＭＯ
ＳＦＥＴの相互コンダクタンスｇ＿ｍがＰチャネルＭＯ
ＳＦＥＴの相互コンダクタンスｇ＿ｍよりも大きく、第
２の形式のＣＭＯＳインバータは、Ｐチャネルトランジ
タスの相互コンダクタンスｇ＿ｍがＮチャネルＭＯＳＦ
ＥＴの相互コンダクタンスｇ＿ｍよりも大きいことを特
徴とするパルス幅変換回路。