JPS62126664A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62126664A JPS62126664A JP60267709A JP26770985A JPS62126664A JP S62126664 A JPS62126664 A JP S62126664A JP 60267709 A JP60267709 A JP 60267709A JP 26770985 A JP26770985 A JP 26770985A JP S62126664 A JPS62126664 A JP S62126664A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- region
- electrode
- memory cell
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Static Random-Access Memory (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係わ如、特に、情報記憶用の
容量体の一方の電極が電源電位に接続されている半導体
記憶装置に関する。
容量体の一方の電極が電源電位に接続されている半導体
記憶装置に関する。
第２図は従来例を示す断面図であシ、Ｐ型のシリコン基
板１にはＮ型の不純物領域２．３が形成されており、不
純物領域２はディジ、ト線として使用されており、不純
物領域２，３は厚いフィールド醸化膜４で囲まれており
、その間の基板１の光面は薄い二酸化シリコン膜５で被
われている。不純物領域２，３間の二酸化シリコン膜５
上にはアクセストランジスタのゲート６が形成されてお
９、一方、不純物領域３には電極７が二酸化シリコン族
５を介して対向している。ゲート６および電極７はこれ
らを被う厚い鈑化膜に穿設されたコンタクト孔を通る電
源配＆９と接地配線１０とにそれぞれ接続されている。
板１にはＮ型の不純物領域２．３が形成されており、不
純物領域２はディジ、ト線として使用されており、不純
物領域２，３は厚いフィールド醸化膜４で囲まれており
、その間の基板１の光面は薄い二酸化シリコン膜５で被
われている。不純物領域２，３間の二酸化シリコン膜５
上にはアクセストランジスタのゲート６が形成されてお
９、一方、不純物領域３には電極７が二酸化シリコン族
５を介して対向している。ゲート６および電極７はこれ
らを被う厚い鈑化膜に穿設されたコンタクト孔を通る電
源配＆９と接地配線１０とにそれぞれ接続されている。
かかる構成の記憶セルに論理１に対応する高レベル電位
を記憶させるには、ワード線に高レベル信号を印加し、
不純物領域２，３間の基板１０表面にチャンネルを形成
し、ディジット線、すなわち不純物領域２から該チャン
ネルを介して高レベルの電位を送出する。したがって、
電源配線９を介して電極７に印加される電源電位に基づ
き基板側に形成される反転層には前記高レベルの電位が
蓄積され、該高レベル電位に対応する情報が記憶される
ことになる。
を記憶させるには、ワード線に高レベル信号を印加し、
不純物領域２，３間の基板１０表面にチャンネルを形成
し、ディジット線、すなわち不純物領域２から該チャン
ネルを介して高レベルの電位を送出する。したがって、
電源配線９を介して電極７に印加される電源電位に基づ
き基板側に形成される反転層には前記高レベルの電位が
蓄積され、該高レベル電位に対応する情報が記憶される
ことになる。
上記記憶装置は、記憶セルの配列体の他にも、種々の回
路が集積されており、これら周辺回路を構成する素子か
ら基板１に電子が解離され、これが基板１中を移動して
記憶セルの配列体に接近すると、高レベル電位を記憶し
ている記憶セルに蚊引され、筒レベル電位を消失させて
しまうという問題点があった。
路が集積されており、これら周辺回路を構成する素子か
ら基板１に電子が解離され、これが基板１中を移動して
記憶セルの配列体に接近すると、高レベル電位を記憶し
ている記憶セルに蚊引され、筒レベル電位を消失させて
しまうという問題点があった。
本発明は、アクセストランジスタと該アクセストランジ
スタに接続され一方の電極に電源電位が供給されるＭＩ
８容量体とで構成される記憶セルの配列体と、該記憶セ
ルの配列体の周辺回路とを単一の半導体基板に集積した
半導体記憶装置において、前記記憶セルの配列体の形成
される領域と前記周辺回路の形成される領域との間に容
量体を形成し、該容量体の一方の電極ケ接地電位に接続
することにより、半導体基板中の遊離した電子を接地電
位に接続された容量体で捕獲し、記憶セルを構成する谷
蓋体に蓄積される高レベル電位を前記遊離した電子から
保護せんとするものでめる。
スタに接続され一方の電極に電源電位が供給されるＭＩ
８容量体とで構成される記憶セルの配列体と、該記憶セ
ルの配列体の周辺回路とを単一の半導体基板に集積した
半導体記憶装置において、前記記憶セルの配列体の形成
される領域と前記周辺回路の形成される領域との間に容
量体を形成し、該容量体の一方の電極ケ接地電位に接続
することにより、半導体基板中の遊離した電子を接地電
位に接続された容量体で捕獲し、記憶セルを構成する谷
蓋体に蓄積される高レベル電位を前記遊離した電子から
保護せんとするものでめる。
第１図は本発明の一実施例を示す断面図であり、図中、
従来例と同一構成部分には同一符号のみ付して説明は省
略する。記憶セルの形成される領域を画成する分離用絶
縁膜４′と図示していない周辺回路の形成される領域と
の間には前述の分離用絶縁膜４′と分離用絶縁膜４“と
で画成される領域には不純物領域３′が形成されてお９
、該不純物領域３′は容量絶縁ｌＡ１０を介して電極７
′に対向している。
従来例と同一構成部分には同一符号のみ付して説明は省
略する。記憶セルの形成される領域を画成する分離用絶
縁膜４′と図示していない周辺回路の形成される領域と
の間には前述の分離用絶縁膜４′と分離用絶縁膜４“と
で画成される領域には不純物領域３′が形成されてお９
、該不純物領域３′は容量絶縁ｌＡ１０を介して電極７
′に対向している。
前記不純物領域３′と容量絶縁膜１０′と電極７′とｔ
よ全体として遊離した電子を捕獲するだめの容量体を構
成している。
よ全体として遊離した電子を捕獲するだめの容量体を構
成している。
かかる構成の記憶装置では、周辺回路を構成する素子か
ら半導体基板１に遊離された電子は記憶セルの形成され
ている領域の近傍に到達はするものの、接地電位に接続
されている電極７′直下の基板１の表面に形成される反
転層に遊離され友電子が吸収されるので、記憶セルに高
レベル電位として記憶されている情報が遊離された電子
により消滅することはない。
ら半導体基板１に遊離された電子は記憶セルの形成され
ている領域の近傍に到達はするものの、接地電位に接続
されている電極７′直下の基板１の表面に形成される反
転層に遊離され友電子が吸収されるので、記憶セルに高
レベル電位として記憶されている情報が遊離された電子
により消滅することはない。
以上説明してきたように、本発明によれば、記憶セルの
配列体の形成される領域と周辺回路の形成される領域と
の間に一方の電極を接地電位に接続された容量体を形成
したので、周辺回路から基板に遊離されｆｃ電子は接地
電位に接続された電極下の基板に発生する反転層に吸収
され記憶セルに達しない。したがって、記憶セルに蓄積
されている情報が遊離した電子により消滅することがな
いという効果が得られる。
配列体の形成される領域と周辺回路の形成される領域と
の間に一方の電極を接地電位に接続された容量体を形成
したので、周辺回路から基板に遊離されｆｃ電子は接地
電位に接続された電極下の基板に発生する反転層に吸収
され記憶セルに達しない。したがって、記憶セルに蓄積
されている情報が遊離した電子により消滅することがな
いという効果が得られる。
第１図は本発明の一実施例の断面図、第２図は従来例の
断面図。 １・・・・・・半導体基板、７・・・・・・記憶セルを
構成する容量体の一方の電極、７′・・・・・・接地電
位に接続されている一方のｉｔ＆。 ゝ（゛
断面図。 １・・・・・・半導体基板、７・・・・・・記憶セルを
構成する容量体の一方の電極、７′・・・・・・接地電
位に接続されている一方のｉｔ＆。 ゝ（゛
Claims (1)
- アクセストランジスタと該アクセストランジスタに接続
され一方の電極に電源電位が供給されるＭＩＳ容量体と
で構成される記憶セルの配列体と、該記憶セルの配列体
の周辺回路とを単一の半導体基板に集積した半導体記憶
装置において、前記記憶セルの配列体の形成される領域
と前記周辺回路の形成される領域との間に容量体を形成
し、該容量体の一方の電極を接地電位に接続したことを
特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267709A JPS62126664A (ja) | 1985-11-27 | 1985-11-27 | 半導体記憶装置 |
| EP86116164A EP0224213A3 (en) | 1985-11-22 | 1986-11-21 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267709A JPS62126664A (ja) | 1985-11-27 | 1985-11-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62126664A true JPS62126664A (ja) | 1987-06-08 |
Family
ID=17448456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267709A Pending JPS62126664A (ja) | 1985-11-22 | 1985-11-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62126664A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952866A (ja) * | 1982-09-20 | 1984-03-27 | Fujitsu Ltd | 半導体装置 |
-
1985
- 1985-11-27 JP JP60267709A patent/JPS62126664A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952866A (ja) * | 1982-09-20 | 1984-03-27 | Fujitsu Ltd | 半導体装置 |
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