JPS62123767A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62123767A JPS62123767A JP60264331A JP26433185A JPS62123767A JP S62123767 A JPS62123767 A JP S62123767A JP 60264331 A JP60264331 A JP 60264331A JP 26433185 A JP26433185 A JP 26433185A JP S62123767 A JPS62123767 A JP S62123767A
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- JP
- Japan
- Prior art keywords
- memory cell
- capacitor
- region
- capacitance
- charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000002093 peripheral effect Effects 0.000 claims abstract description 7
- 239000003990 capacitor Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係わり、特に、容量体に電荷
の形で情報を記憶させるダイナミック型半導体記憶装置
に関する。
の形で情報を記憶させるダイナミック型半導体記憶装置
に関する。
溝掘シ型容量を持つＭＩＳ型半導体メモリセルの容量の
一電極が電源電位を有している従来のＭＩＳ型半導体メ
モリセルの断面図を図２に示す。
一電極が電源電位を有している従来のＭＩＳ型半導体メ
モリセルの断面図を図２に示す。
従来は、ディジット線である拡散層（２）の情報がスイ
ッチングＭＩＳ）ランジスタのゲート電極（６）Ｋよシ
制御され、容量ゲート電極（７）に接する容量絶縁膜（
１０）と拡散層（３）との界面に電荷が蓄積されること
によって情報が記憶される。
ッチングＭＩＳ）ランジスタのゲート電極（６）Ｋよシ
制御され、容量ゲート電極（７）に接する容量絶縁膜（
１０）と拡散層（３）との界面に電荷が蓄積されること
によって情報が記憶される。
上述した従来のメモリセルで、ＭＩＳ容ｉＯ一方電極で
ある容量ゲート電極（７）が電源に接続されている場合
、第２図において、容量ゲート電極と対面するＰ型シリ
コン基板（１）の表面には反転層が形成され、容量部の
他方電極となる。この領域にディジット線である拡散層
（２）からスイッチングトランジスタのゲート電極（６
）を介して、”Ｈｉｇｈ″しベルのデータを書き込んだ
とき、この”Ｈｉｇｈ”レベルの電位は、注目している
メモリセルを含むメモリセルアレイの周辺にある素子か
ら、基板を介して遊離されてきた電子を吸収することに
よって消失されてしまうという問題点があった。
ある容量ゲート電極（７）が電源に接続されている場合
、第２図において、容量ゲート電極と対面するＰ型シリ
コン基板（１）の表面には反転層が形成され、容量部の
他方電極となる。この領域にディジット線である拡散層
（２）からスイッチングトランジスタのゲート電極（６
）を介して、”Ｈｉｇｈ″しベルのデータを書き込んだ
とき、この”Ｈｉｇｈ”レベルの電位は、注目している
メモリセルを含むメモリセルアレイの周辺にある素子か
ら、基板を介して遊離されてきた電子を吸収することに
よって消失されてしまうという問題点があった。
この場合、電子の遊離される原因としては、ワード線活
性化時のごとく、高電位の電圧が容量を形成するゲート
電極にかかった場合、その対極となる反転層領域には電
子が過剰に蓄積され、この反転層領域から除々に電子が
基板を通して遊離されることがあげられる。
性化時のごとく、高電位の電圧が容量を形成するゲート
電極にかかった場合、その対極となる反転層領域には電
子が過剰に蓄積され、この反転層領域から除々に電子が
基板を通して遊離されることがあげられる。
従って、本発明の目的は上記の問題を解決し、基板中の
電子によって、容量ゲート（７）の対極中に蓄えられた
情報が消失されないところの半導体記憶装置を提供する
ことを目的としている。
電子によって、容量ゲート（７）の対極中に蓄えられた
情報が消失されないところの半導体記憶装置を提供する
ことを目的としている。
本発明は、アクセストランジスタと該アクセストランジ
スタに接続されるＭＩＳ容量体とで構成される記憶セル
の配列体と、該記憶セルの配列体の周辺回路とを単一の
半導体基板に集積した半導体記憶装置において、前記記
憶セルの配列体の形成される領域と前記周辺回路の形成
される領域との間に溝型の容量体を形成し、前記記憶セ
ルを構成するＭＩＳ容量体の基板側に蓄積される電荷と
逆極性の遊離した電荷が前記溝型容量体の一方の電極に
捕獲されるような電圧を溝型容量体の他方の電極に供給
するようにし、遊離した電荷にょシ記憶セルに蓄積され
ている電荷が消失しないようにしたことを要旨とする。
スタに接続されるＭＩＳ容量体とで構成される記憶セル
の配列体と、該記憶セルの配列体の周辺回路とを単一の
半導体基板に集積した半導体記憶装置において、前記記
憶セルの配列体の形成される領域と前記周辺回路の形成
される領域との間に溝型の容量体を形成し、前記記憶セ
ルを構成するＭＩＳ容量体の基板側に蓄積される電荷と
逆極性の遊離した電荷が前記溝型容量体の一方の電極に
捕獲されるような電圧を溝型容量体の他方の電極に供給
するようにし、遊離した電荷にょシ記憶セルに蓄積され
ている電荷が消失しないようにしたことを要旨とする。
以下、本発明の実施例について図面を参照して説明すΣ
。
。
第１図は本発明の一実施例を示す断面図である。
なお、従来例と同一構成部分には同一符号を付し説明は
省略する。本実施例が従来例と異る点は、第１図におい
て、容量ゲート電極が電源電位となる第１の容量部を有
するメモリセルと絶縁膜（４ツを介して、容量ゲート電
極（７′）が接地電位となる溝型構造をもつ第２の容量
部を形成したことにある。
省略する。本実施例が従来例と異る点は、第１図におい
て、容量ゲート電極が電源電位となる第１の容量部を有
するメモリセルと絶縁膜（４ツを介して、容量ゲート電
極（７′）が接地電位となる溝型構造をもつ第２の容量
部を形成したことにある。
この結果、本実施例によると、メモリセル群の周囲から
遊離された電子が、基板を介して注目するメモリセル群
に吸い寄せられたとしても、メモリセル群との境界部に
設けられた容量ゲート電極を接地電位とし、４壓構造を
もつ第２の容量部の対極となる不純物拡散層領域（３′
）に電子が吸収されてしまい、従来のように第１の容量
部に蓄えられたＨｉｇｈ”レベルの情報の電子による消
失を防止することになる。
遊離された電子が、基板を介して注目するメモリセル群
に吸い寄せられたとしても、メモリセル群との境界部に
設けられた容量ゲート電極を接地電位とし、４壓構造を
もつ第２の容量部の対極となる不純物拡散層領域（３′
）に電子が吸収されてしまい、従来のように第１の容量
部に蓄えられたＨｉｇｈ”レベルの情報の電子による消
失を防止することになる。
溝型構造をもつ第２の容量部は、平面構造に形成した容
量部の場合と比較して、基板深く通過する電子に対して
も吸収能力があるだめ、平面構造の容量部を有するメモ
リセルだけでなく、溝型の容量部を有するメモリセルに
も有効である。
量部の場合と比較して、基板深く通過する電子に対して
も吸収能力があるだめ、平面構造の容量部を有するメモ
リセルだけでなく、溝型の容量部を有するメモリセルに
も有効である。
以上説明してきたように本発明によれば、記憶セルと周
辺回路との間に設けられた溝型容量体が記憶セルに蓄積
されている電荷と逆極性の遊離した電荷を捕獲するので
、記憶セルは情報を正確に保持できるという効果が得ら
れる。
辺回路との間に設けられた溝型容量体が記憶セルに蓄積
されている電荷と逆極性の遊離した電荷を捕獲するので
、記憶セルは情報を正確に保持できるという効果が得ら
れる。
第１図は本発明の一実施例の断面図、第２図は従来例の
断面図である。 １・・・・・・Ｐｆｉシリコン基板、 ２、５．６・・・・・・アクセストランジスタ、３．７
．１０・・・・・・容量体、 ３１、７／、 １０・・・・・・溝型容量体。
断面図である。 １・・・・・・Ｐｆｉシリコン基板、 ２、５．６・・・・・・アクセストランジスタ、３．７
．１０・・・・・・容量体、 ３１、７／、 １０・・・・・・溝型容量体。
Claims (1)
- アクセストランジスタと該アクセストランジスタに接
続されるＭＩＳ容量体とで構成される記憶セルの配列体
と、該記憶セルの配列体の周辺回路とを単一の半導体基
板に集積した半導体記憶装置において、前記記憶セルの
配列体の形成される領域と前記周辺回路の形成される領
域との間に溝型の容量体を形成し、前記記憶セルを構成
するＭＩＳ容量体の基板側に蓄積される電荷と逆極性の
遊離した電荷が前記溝型容量体の一方の電極に捕獲され
るような電圧を溝型容量体の他方の電極に供給するよう
にしたことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264331A JPS62123767A (ja) | 1985-11-22 | 1985-11-22 | 半導体記憶装置 |
| EP86116164A EP0224213A3 (en) | 1985-11-22 | 1986-11-21 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264331A JPS62123767A (ja) | 1985-11-22 | 1985-11-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62123767A true JPS62123767A (ja) | 1987-06-05 |
Family
ID=17401696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60264331A Pending JPS62123767A (ja) | 1985-11-22 | 1985-11-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62123767A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052053A (ja) * | 1983-08-31 | 1985-03-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS60170250A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61166064A (ja) * | 1984-09-26 | 1986-07-26 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置の製造方法 |
-
1985
- 1985-11-22 JP JP60264331A patent/JPS62123767A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052053A (ja) * | 1983-08-31 | 1985-03-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS60170250A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61166064A (ja) * | 1984-09-26 | 1986-07-26 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置の製造方法 |
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