JPS621275A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＭＯ５ＬＳＩ　　、特にホットキャリアに対す
る信頼性が優れたＭＯＳＬＳＩ　を実現するのに適した
トランジスタ構造に関する。

従来の技術 ダイナミックランダムアクセスメモリー（ＤＲＡＭ）に
使用されているダイナミック型のクロックバッフ１回路
には第６図に示したようなプートストラップ回路が多用
されている。

第６図（＆）に示した。トランジスタＱ、〜Ｑ４を有す
る回路の各入力端子ム、Ｂに同図（ｂ）に示すような電
圧パルス（クロック）ムとＢとが印加された場合、トラ
ンジスタＱ２のドレイン（ノードＣ）には電源電圧（６
ｖ）以上の電圧が印加されることになる。

このような高電圧ノードにＭＯＳＦＩＣＴ　のドレイン
が接続された場合、ＭＯＳＦＥＴ　の内部電界が高くな
り、特に高電界にさらされるドレイン近傍でホットキャ
リアが発生し、それがゲート酸化膜中にトラップを形成
したシ、マたシリコンゲート酸化膜の界面に準位を形成
し、ＭＯＳＦＥＴの特性を劣化させ、その結果５回路の
動作速度を遅ぐすることが知られている。

二重拡散ドレインＭＯ５ＦＩＥＴは、第７図にｎチャン
ネル型について示すように、ｐ型シリコン基板２１上に
形成されたゲート酸化膜２２とポリシリコンゲート２３
と、ポリシリコンゲート２３に対して自己整合的に形成
されたリンをドープしたｎ−拡散層２４および同ｎ−拡
散層内部に形成さ＋ れたヒ素をドープしたｎ　拡散層２６とからなる。

二重拡散ドレインＭＯ５ＦＥＴ　では第７図に示した長
さＸで表わされたｎ−領域によってドレイン近傍の電界
強度が緩和され、ホットキャリアの発生が大幅に抑制さ
れる。

発明が解決しようとする問題点 しかしながら、第７図に示したような従来の二重拡散ド
レインＭＯ５ＦＥＴ　で集積回路を構成する場合、第６
図に示したトランジスタＱ２のようにドレインに高電圧
が印加されるＭＯＳ７ＩＣＴ　だけを特にホットキャリ
ア耐性に優れた構造（つまり。

ドレインのｎ−拡散層長さＸを長くした構造）にするこ
とは難しく、そのため集積回路の信頼性を十分に確保す
ることができなかった。

本発明は従来の二重拡散ドレインＭＯＳＦＩ：Ｔで集積
回路を構成した場合に発生する上記の欠点を解決するた
めになされたもので、電源電圧以上の電圧を発生させる
プートストラップ回路等を含む集積回路の信頼性を大幅
に改善するためになされたも０である。

問題点を解決するための手段 上記問題点を解決するために、本発明の半導体装置は、
半導体基板上に形成された集積回路の構成要素であるＭ
ＯＳＦＥＴ　のソース及びドレインが電界強度緩和層を
有し、かつ、並設されるＭＯＳＦＥＴの前記電界強度緩
和層の長さはドレイン側の方がソース側よりも長い形状
で、前記半導体基板上に配置されたものである。

作用 本発明によると、高電圧がドレインに印加されるＭＯＳ
ＦＩＣＴの半導体基板上への配置が一方向を向いている
ので、余分なマスクを追加することなしに、そのような
ＭＯＳＦＩＣＴ　のホットキャリア耐性を高めることが
できる。

実施例 本発明をＮｃｈ型ＭＯＳ集積回路に応用した時の一実施
例を第１図〜第４図に示す。

第１図はドレイン側の電界強度緩和層がソース側のそれ
よりも長いＭＯＳＦＥＴ　の一実施例であシ。

第２図は第１図のＭＯＳＦＩＣ丁をチップ上へ配置した
一実施例、第３図は第２図のＸ　−Ｘ　’間の断面図、
第４図はｙ−ｙ’間の断面図である。

集積回路において電源電圧以上の電圧が発生するノード
にドレインが接続されるＭＯ５ＦＩＣＴは、第１図にそ
の要部の断面図を示すように、ｐ型シリコン基板１と同
基板上に形成されたゲート酸化膜２と同酸化膜上に形成
されたポリシリコンからなるゲート電極３とゲート電極
に対して自己整合的に形成されたｎ−拡散層４とｎ−拡
散層４内部に形成されたｎ＋拡散層５とで構成されてい
る。

さらに、電界強度緩和層となるｎ−領域４の長さがノー
ス側ｘ８よりもドレイン側ｘＤの方が長くなっており、
ドレインに高電圧が印加されてもホットキャリアの発生
を抑制できる構造になっている。

次に、集積回路を構成するＭＯＳＦＥＴ　の一部をチッ
プ上に配置した状態を第２図に示す。

第２図において、ドレインに電源電圧以上の電圧が印加
されるＭＯ５ＦＥＴ　Ｑ　Ａ　Ｉ　ＱＢ　＋　Ｑ　ｃは
ソース領域１３からドレイン領域１４に向かう方向が、
チップのＸ方向に統一されている。さらに、第３図に示
し九Ｘ−Ｘ’間の断面図かられかるように、ＱＡ　、Ｑ
ｍ　、Ｑａは第１図に示したＭＯＳＦＥＴ　で形成され
ておシ、ドレイン領域１４の電界強度緩和層の方がソー
ス領域１３のそれよりも長くなっている。

一方、ドレインに電源電圧以下の電圧しか印加されない
ＭＯ５ＦＩＥＴ　ＱＤ、ＱｌはＱＡ、Ｑｌ１．Ｑ（＋と
直角の方向を向いているが、ソース領域１３からドレイ
ン領域１４へ向かう方向はそれぞれチップの−ｙ方向及
びｙ方向を用いている。

そして、ＭＯＳＦＥＴ　ＱＤ−Ｑｘは、第４図のｙ−７
２間の断面図に示すように、ドレイン領域１４とソース
領域１３の電界強度緩和層の長さが等しい従来の二重拡
散ドレインＭＯＳＦＥＴ　　（第７図参照）と同じ形状
で構成されている。

次に、本発明の集積回路の製造方法を第５図を参照して
説明する。

ｐ型シリコンからなるチップ１１上に、ゲート酸化膜を
形成後、周知のＣＶＤ法によって膜厚約５ｏｏｏへのポ
リシリコン膜を形成し、熱拡散によってポリシリコンに
リンをドープした後、フォトレジストをマスクにしてポ
リシリコンの異方性エツチングを行ないゲート電極１２
を形成する。

その後、第６図（＆）に示すように、ゲート電極１２を
マスクにしてイオン注入法によって、リンを加速エネル
ギ８０　Ｋｅｙ　、ドーズ量ｌＸ１０　３　　程度注入
する。このリン注入時に注入方向をｘｚ平面内でチップ
１１表面に対してＸ方向に約７度傾けて注入を実施する
。

次に、１０００’Ｃ，１０分間の熱処理によって、注入
したリン原子を活性化及び拡散させてｎ−拡散層を形成
した後、今度は第６図（ｂ）に示すように、ヒ素をゲー
ト電極１２をマスクにして、ドーズ量６×１０　ｃｌｌ
ｌ　、加速エネルギ４０　Ｋｅｙの条件でイオン注入す
る。

このヒ素イオン注入時に注入方向をリンイオン注入時と
は逆に、ｘｚ平面内でチップ１１表面に対して−Ｘ方向
に約７度傾けて注入を実施する。

最後に９００℃、３０分間の熱処理を施して、注入した
ヒ素を活性化及び拡散させてｎ＋拡散層を形成する。

以上の製造方法によれば、第２図のＱｉ、Ｑａ、Ｑｃは
イオン注入時にゲート電極によってソース、ドレイン形
成領域に影になる部分があるので、第３図に示したよう
にドレイン領域１４の電界強度緩和層がソース領域１３
のそれよシも長くなシ、一方ＱＤ、Ｑｘはイオン注入時
にゲート電極によってソース、ドレイン形成領域が影に
なることはなく、第４図に示したようにソース領域１３
とドレイン領域１４の電界強度緩和層の長さは等しくな
る。

なお５本実施例ではマスクレスによる製造方法を示した
が、適当なマスクを使用することによっても本発明の構
造を実施できるのは明白である。

発明の効果 本発明によれば、チップ上に形成された集積回路を構成
するＭＯＳＦＩＥＴ　の内、ドレインに高電圧が印加さ
れるＭＯＳＦＥＴ　だけ選択的にホットキャリア耐性を
高めることができるので、集積回路全体の信頼性を大幅
に改善できる効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるＭＯ５ＦＩＣＴの要
部断面図、第２図はＭＯＳＦ］Ｃτのチップ上への配置
を示すための平面図、第３図は第２図示装置のＸ　−１
’間の断面図、第４図は同じ＜ｙ−ｙ’間の断面図、第
６図（ａ）　、　（ｂ）は本発明の集積回路を実現する
製造方法の説明用側面概略図、第６図（ａ）。 （ｂ）はプートストラップ回路と動作時の電圧波形を示
す図、第７図は従来の二重拡散ドレインＭＯＳＦＩＥτ
を示す要部の断面図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・ゲー
ト酸化膜。 ３・・・・・・ゲート電極、４・・・・・・ｎ−拡散層
、６・・・・・・層拡散層、１１・・・・・・チップ、
１２・・曲ゲート電極、１３・・・・・・ソース領域、
１４・・・・・・ドレイン領域。 代理人の氏名　弁理士　中　尾　敏　男　はが１名１−
Ｐ型シリコン基板 ４−−−　ｎ−拡牧眉 ５−−−　ｒＬ十拡敢層 Ｉ３−　　ソースａ域 第　２　図　　　　　　　　　　　　　１４−−−　ド
レイシ領域第　４　図 第　５　図 （ｂ）　　　　　　　　ヒ素イオン注入第６図 （ｂ） ＩＭＥ 第７図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に形成された集積回路の構成要素であるＭ
   ＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）のソース
   及びドレインが電界強度緩和層を有し、かつ、並設され
   る一群のＭＯＳＦＥＴの前記電界強度緩和層の長さはド
   レイン側の方がソース側よりも長い形状で、前記半導体
   基板上に配置されていることを特徴とする半導体装置。