JPH0638499B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0638499B2 JPH0638499B2 JP60139456A JP13945685A JPH0638499B2 JP H0638499 B2 JPH0638499 B2 JP H0638499B2 JP 60139456 A JP60139456 A JP 60139456A JP 13945685 A JP13945685 A JP 13945685A JP H0638499 B2 JPH0638499 B2 JP H0638499B2
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- JP
- Japan
- Prior art keywords
- mosfet
- drain
- gate
- electric field
- gate electrode
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はドレイン側の電界強度緩和層の長さがソース側
のそれよりも長いMOSFET、及びドレイン側とソース側の
電界強度緩和層の長さがほぼ等しいMOSFETとマスクおよ
び工程を増やすことなく作り込むことができる半導体装
置の製造方法に関する。
のそれよりも長いMOSFET、及びドレイン側とソース側の
電界強度緩和層の長さがほぼ等しいMOSFETとマスクおよ
び工程を増やすことなく作り込むことができる半導体装
置の製造方法に関する。
従来の技術 ダイナミックランダムアクセスメモリー（DRAM）に使用
されているダイナミック型のクロックパッファ回路には
第６図に示したようなブートストラップ回路が多用され
ている。
されているダイナミック型のクロックパッファ回路には
第６図に示したようなブートストラップ回路が多用され
ている。
第６図(a)に示した、トランジスタＱ１〜Ｑ４を有する
回路の各力端子Ａ，Ｂに同図(b)に示すような電圧パル
ス（クロック）ＡとＢとが印加された場合、トランジス
タＱ２のドレイン（ノードＣ）には電源電圧（５Ｖ）以
上の電圧が印加されることになる。
回路の各力端子Ａ，Ｂに同図(b)に示すような電圧パル
ス（クロック）ＡとＢとが印加された場合、トランジス
タＱ２のドレイン（ノードＣ）には電源電圧（５Ｖ）以
上の電圧が印加されることになる。
このような高電圧ノードにMOSFETのドレインが接続され
た場合、MOSFETの内部電界が高くなり、特に高電界にさ
らされるドレイン近傍でホットキャリアが発生し、それ
がゲート酸化膜中にトラップを形成したり、またシリコ
ンゲート酸化膜の界面に準位を形成し、MOSFETの特性を
劣化させ、その結果、回路の動作速度を遅くすることが
知られている。
た場合、MOSFETの内部電界が高くなり、特に高電界にさ
らされるドレイン近傍でホットキャリアが発生し、それ
がゲート酸化膜中にトラップを形成したり、またシリコ
ンゲート酸化膜の界面に準位を形成し、MOSFETの特性を
劣化させ、その結果、回路の動作速度を遅くすることが
知られている。
二重拡散ドレインMOSFETは、第７図にｎチャンネル型に
ついて示すように、ｐ型シリコン基板２１上に形成され
たゲート酸化膜２２とポリシリコンゲート２３と、ポリ
シリコンゲート２３に対して自己整合的に形成されたリ
ンをドープした不純物濃度の低いｎ−拡散層２４および
同ｎ−拡散層内部に形成されたヒ素をドープした不純物
濃度の高いｎ＋拡散層２５とからなる。
ついて示すように、ｐ型シリコン基板２１上に形成され
たゲート酸化膜２２とポリシリコンゲート２３と、ポリ
シリコンゲート２３に対して自己整合的に形成されたリ
ンをドープした不純物濃度の低いｎ−拡散層２４および
同ｎ−拡散層内部に形成されたヒ素をドープした不純物
濃度の高いｎ＋拡散層２５とからなる。
二重拡散ドレインMOSFETでは第７図に示した長さＸで表
されたｎ−領域の電界強度緩和層によってドレイン近傍
の電界強度が緩和され、ホットキャリアの発生が大幅に
抑制される。
されたｎ−領域の電界強度緩和層によってドレイン近傍
の電界強度が緩和され、ホットキャリアの発生が大幅に
抑制される。
発明が解決しようとする問題点 しかしながら、第７図に示したような従来の二重拡散ド
レインMOSFETで集積回路を構成する場合、第６図に示し
たトランジスタＱ２のようにドレインに高電圧が印加さ
れるMOSFETだけを特にホットキャリア耐性に優れた構造
（つまり、ドレインのｎ−拡散層長さＸを長くした構
造）にすることは難しく、そのため集積回路の信頼性を
十分に確保することができなかった。
レインMOSFETで集積回路を構成する場合、第６図に示し
たトランジスタＱ２のようにドレインに高電圧が印加さ
れるMOSFETだけを特にホットキャリア耐性に優れた構造
（つまり、ドレインのｎ−拡散層長さＸを長くした構
造）にすることは難しく、そのため集積回路の信頼性を
十分に確保することができなかった。
本発明は従来の二重拡散ドレインMOSFETで集積回路を構
成した場合に発生する上記の欠点を解決するためになさ
れたもので、電源電圧以上の電圧を発生させるブートス
トラップ回路等を含む集積回路の信頼性を大幅に改善す
るためになされたものである。
成した場合に発生する上記の欠点を解決するためになさ
れたもので、電源電圧以上の電圧を発生させるブートス
トラップ回路等を含む集積回路の信頼性を大幅に改善す
るためになされたものである。
問題点を解決するための手段 上記問題点を解決するために、本発明は、半導体基板上
にゲート酸化膜を形成する工程、前記ゲート酸化膜にポ
リシリコン膜を形成しフォトレジストをマスクにして異
方性エッチングによって、第１のMOSFETのゲート電極及
び第１のMOSFETとほぼ９０度回転された関係をもって配
置された第２のMOSFETのゲート電極を形成する工程、第
１及び第２のMOSFETのゲート電極をマスクにして、第１
のMOSFETのドレイン領域が前記ゲート電極の影にならな
い斜め方向から第１の不純物をイオン注入する工程、第
２の不純物を前記半導体基板にイオン注入する工程、と
を含み、第１のMOSFETのドレイン側の電界強度緩和層は
該MOSFETのソース側のそれよりも長く、第２のMOSFETの
ドレイン側とソース側の電界強度緩和層はほぼ等しい長
さに設定される半導体装置の製造方法である。
にゲート酸化膜を形成する工程、前記ゲート酸化膜にポ
リシリコン膜を形成しフォトレジストをマスクにして異
方性エッチングによって、第１のMOSFETのゲート電極及
び第１のMOSFETとほぼ９０度回転された関係をもって配
置された第２のMOSFETのゲート電極を形成する工程、第
１及び第２のMOSFETのゲート電極をマスクにして、第１
のMOSFETのドレイン領域が前記ゲート電極の影にならな
い斜め方向から第１の不純物をイオン注入する工程、第
２の不純物を前記半導体基板にイオン注入する工程、と
を含み、第１のMOSFETのドレイン側の電界強度緩和層は
該MOSFETのソース側のそれよりも長く、第２のMOSFETの
ドレイン側とソース側の電界強度緩和層はほぼ等しい長
さに設定される半導体装置の製造方法である。
作用 本発明によると、ドレイン、ソース領域を形成するため
の第１の不純物及び第２のイオン注入時に、ゲート電極
によって、前記イオンの一部が遮られる第１のMOSFETの
ドレイン側とソース側の電界強度緩和層の長さを異なら
しめるとともに、注入イオンがゲート電極で遮られるこ
とのない第２のMOSFETのドレイン側とソース側の電界強
度緩和層はほぼ等しいものとなる。
の第１の不純物及び第２のイオン注入時に、ゲート電極
によって、前記イオンの一部が遮られる第１のMOSFETの
ドレイン側とソース側の電界強度緩和層の長さを異なら
しめるとともに、注入イオンがゲート電極で遮られるこ
とのない第２のMOSFETのドレイン側とソース側の電界強
度緩和層はほぼ等しいものとなる。
実施例 本発明をｎチャンネル型MOS集積回路に応用した時の一
実施例を第１図〜第４図に示す。
実施例を第１図〜第４図に示す。
第１図は本発明によって作られたドレイン側の電界強度
緩和層がソース側のそれよりも長いMOSFETの一実施例を
示す。第２図は本発明を実施するに当り、半導体基板の
チップ上にMOSFETを配置した一実施例、第３図は第２図
のｘ−ｘ′間の断面図、第４図はｙ−ｙ′間の断面図で
ある。
緩和層がソース側のそれよりも長いMOSFETの一実施例を
示す。第２図は本発明を実施するに当り、半導体基板の
チップ上にMOSFETを配置した一実施例、第３図は第２図
のｘ−ｘ′間の断面図、第４図はｙ−ｙ′間の断面図で
ある。
集積回路において電源電圧以上の電圧が発生するノード
にドレインが接続されるMOSFETは、第１図にその要部の
断面図を示すように、ｐ型シリコン基板１と同基板上に
形成されたゲート酸化膜２と同ゲート酸化膜上に形成さ
れたポリシリコンからなるゲート電極３と同ゲート電極
に対して自己整合的に形成されたｎ−拡散層４とｎ−拡
散層４内部に形成されたｎ＋拡散層５とで構成されてい
る。
にドレインが接続されるMOSFETは、第１図にその要部の
断面図を示すように、ｐ型シリコン基板１と同基板上に
形成されたゲート酸化膜２と同ゲート酸化膜上に形成さ
れたポリシリコンからなるゲート電極３と同ゲート電極
に対して自己整合的に形成されたｎ−拡散層４とｎ−拡
散層４内部に形成されたｎ＋拡散層５とで構成されてい
る。
さらに、電界強度緩和層となるｎ−領域４のゲート表面
でのソース側の長さＸＳよりもドレイン側の長さＸＤの
方が長くなっており、ドレインに高電圧が印加されても
ホットキャリアの発生を抑制できる構造になっている。
でのソース側の長さＸＳよりもドレイン側の長さＸＤの
方が長くなっており、ドレインに高電圧が印加されても
ホットキャリアの発生を抑制できる構造になっている。
次に、集積回路を構成するMOSFETの一部をチップ上に配
置した状態を第２図に示す。
置した状態を第２図に示す。
第２図において、ドレインに電源電圧以上の電圧が印加
されるMOSFET ＱＡ，ＱＢ，ＱＣはソース領域１３から
ドレイン領域１４に向かう方向が、チップのｘ方向に選
ばれている。さらに、第３図に示したｘ−ｘ′間の断面
図からもわかるように、MOSFET ＱＡ，ＱＢ，ＱＣは第
１図に示したMOSFETで形成されおり、ドレイン領域１４
の電界強度緩和層の表面での長さがソース領域１３のそ
れよりも長くなっている。
されるMOSFET ＱＡ，ＱＢ，ＱＣはソース領域１３から
ドレイン領域１４に向かう方向が、チップのｘ方向に選
ばれている。さらに、第３図に示したｘ−ｘ′間の断面
図からもわかるように、MOSFET ＱＡ，ＱＢ，ＱＣは第
１図に示したMOSFETで形成されおり、ドレイン領域１４
の電界強度緩和層の表面での長さがソース領域１３のそ
れよりも長くなっている。
一方、ドレインに電源電圧以下の電圧しか印加されない
MOSFET ＱＤ，ＱＥはMOSFET ＱＡ，ＱＢ，ＱＣが９０度
回転された方向に配置され、ソース領域１３からドレイ
ン領域１４へ向かう方向はチップの−ｙ及びｙ方向に配
設されている。
MOSFET ＱＤ，ＱＥはMOSFET ＱＡ，ＱＢ，ＱＣが９０度
回転された方向に配置され、ソース領域１３からドレイ
ン領域１４へ向かう方向はチップの−ｙ及びｙ方向に配
設されている。
そして、MOSFET ＱＤ，ＱＥは、第４図のｙ−ｙ′間の
断面図に示すように、ドレイン領域１４とソース領域１
３の電界強度緩和層の表面での長さが等しい従来の二重
拡散ドレインMOSFET（第７図参照）と同じ形状で構成さ
れている。
断面図に示すように、ドレイン領域１４とソース領域１
３の電界強度緩和層の表面での長さが等しい従来の二重
拡散ドレインMOSFET（第７図参照）と同じ形状で構成さ
れている。
次に、本発明の集積回路の製造方法を第５図を参照して
説明する。
説明する。
第５図(a)に示すようにｐ型シリコンからなるチップ１
１上に、ゲート酸化膜を形成後、周知のＣＶＤ法によっ
て膜厚約５０００Åのポリシリコン膜を形成し、熱拡散
によって該ポリシリコンに第１の不純物のリンをドープ
した後、フォトレジストをマスクにしてポリシリコンの
異方性エッチングを行ないゲート電極１２を形成する。
その後、ゲート電極１２をマスクにしてイオン注入法に
よって、第１の不純物（リン）を加速エネルギ８０Ke
v，ドーズ量１×１０14cm-2程度注入する。このリン注
入時に注入方向をｘｚ平面内でチップ１１表面に対して
ｘ方向に約７度傾けて、すなわち、第３図に示したドレ
イン領域１４の全領域がゲート電極１２の影にならない
方向、換言すると、ゲート電極１２がドレイン領域１４
の背になる方向からイオ注入を行なう。
１上に、ゲート酸化膜を形成後、周知のＣＶＤ法によっ
て膜厚約５０００Åのポリシリコン膜を形成し、熱拡散
によって該ポリシリコンに第１の不純物のリンをドープ
した後、フォトレジストをマスクにしてポリシリコンの
異方性エッチングを行ないゲート電極１２を形成する。
その後、ゲート電極１２をマスクにしてイオン注入法に
よって、第１の不純物（リン）を加速エネルギ８０Ke
v，ドーズ量１×１０14cm-2程度注入する。このリン注
入時に注入方向をｘｚ平面内でチップ１１表面に対して
ｘ方向に約７度傾けて、すなわち、第３図に示したドレ
イン領域１４の全領域がゲート電極１２の影にならない
方向、換言すると、ゲート電極１２がドレイン領域１４
の背になる方向からイオ注入を行なう。
次に、１０００℃，１０分間の熱処理によって、注入し
たリン原子を活性化及び拡散させてｎ−拡散層を形成し
た後、今度は第５図(b)に示すように、第２の不純物
（ヒ素）をゲート電極１２をマスクにして、前記リンの
イオン注入時に比べてドーズ量を小さくかつ、低い加速
エネルギの例えば、ドーズ量５×１０15cm-2，加速エネ
ルギ４０Kevの条件でイオン注入する。
たリン原子を活性化及び拡散させてｎ−拡散層を形成し
た後、今度は第５図(b)に示すように、第２の不純物
（ヒ素）をゲート電極１２をマスクにして、前記リンの
イオン注入時に比べてドーズ量を小さくかつ、低い加速
エネルギの例えば、ドーズ量５×１０15cm-2，加速エネ
ルギ４０Kevの条件でイオン注入する。
このヒ素イオン注入時に注入方向をリンイオン注入時と
は逆に、ｘｚ平面内でチップ１１表面に対して−ｘ方向
に約７度傾けて注入を行なう。
は逆に、ｘｚ平面内でチップ１１表面に対して−ｘ方向
に約７度傾けて注入を行なう。
最後に９００℃，３０分間の熱処理を施して、注入した
ヒ素を活性化及び拡散させてｎ＋拡散層を形成する。
ヒ素を活性化及び拡散させてｎ＋拡散層を形成する。
以上の製造方法によれば、第２図のMOSFET ＱＡ，
ＱＢ，ＱＣのドレイン側にはソース側に比べて濃度（ド
ーズ量）のが低くかつ高い加速エネルギでリンイオンが
注入されるために、ドレイン領域１４の電界強度緩和層
の表面での長さがソース領域のそれよりも長くなる。こ
れに対して、MOSFET ＱＤ，ＱＥはリン及びヒ素のイオ
ン注入時にそれらのゲート電極によって注入イオンの一
部が遮られることなく、ドレイン側とソース側にはほぼ
均等に照射されるために、第４図に示したようにソース
領域１３とドレイン領域１４の電界強度緩和層の長さは
等しくなる。
ＱＢ，ＱＣのドレイン側にはソース側に比べて濃度（ド
ーズ量）のが低くかつ高い加速エネルギでリンイオンが
注入されるために、ドレイン領域１４の電界強度緩和層
の表面での長さがソース領域のそれよりも長くなる。こ
れに対して、MOSFET ＱＤ，ＱＥはリン及びヒ素のイオ
ン注入時にそれらのゲート電極によって注入イオンの一
部が遮られることなく、ドレイン側とソース側にはほぼ
均等に照射されるために、第４図に示したようにソース
領域１３とドレイン領域１４の電界強度緩和層の長さは
等しくなる。
なお、本実施例ではマスクレスによる製造方法を示した
が、適当なマスクを使用することによっても本発明に得
られる構造のMOSFETを製造できることは明白である。
が、適当なマスクを使用することによっても本発明に得
られる構造のMOSFETを製造できることは明白である。
発明の効果 本発明によれば、集積回路を構成するMOSFETを、ドレイ
ンに高電圧が印加されるものとそうでないものとを、マ
スクのレイアウト時に配慮し、イオン注入の照射方向、
傾きを的確に選定することで、集積回路全体の信頼性を
大幅に改善できる効果を有する。
ンに高電圧が印加されるものとそうでないものとを、マ
スクのレイアウト時に配慮し、イオン注入の照射方向、
傾きを的確に選定することで、集積回路全体の信頼性を
大幅に改善できる効果を有する。
第１図は本発明の一実施例で製造されるMOSFETの要部断
面図、第２図は本発明を実施するために、半導体基板上
に配置されたMOSFETのレイアウトを示す図、第３図は第
２図に示したｘ−ｘ′間の断面図、第４図は同じくｙ−
ｙ′間の断面図、第５図(a)，(b)は本発明の製造方法の
要部を示す図、第６図(a)，(b)はブートストラップ回路
と動作時の電圧波形を示す図、第７図は従来の二重拡散
ドレインMOSFETを示す要部の断面図である。 １……ｐ型シリコン基板、２……ゲート酸化膜、３……
ゲート電極、４……ｎ−拡散層、５……ｎ＋拡散層、１
１……チップ、１２……ゲート電極、１３……ソース領
域、１４……ドレイン領域。
面図、第２図は本発明を実施するために、半導体基板上
に配置されたMOSFETのレイアウトを示す図、第３図は第
２図に示したｘ−ｘ′間の断面図、第４図は同じくｙ−
ｙ′間の断面図、第５図(a)，(b)は本発明の製造方法の
要部を示す図、第６図(a)，(b)はブートストラップ回路
と動作時の電圧波形を示す図、第７図は従来の二重拡散
ドレインMOSFETを示す要部の断面図である。 １……ｐ型シリコン基板、２……ゲート酸化膜、３……
ゲート電極、４……ｎ−拡散層、５……ｎ＋拡散層、１
１……チップ、１２……ゲート電極、１３……ソース領
域、１４……ドレイン領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9170−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｂ 9170−4Ｍ 27/10 ３２５ Ｖ
Claims (2)
- 【請求項１】半導体基板上にゲート酸化膜を形成する工
程、前記ゲート酸化膜にポリシリコン膜を形成しフォト
レジストをマスクにして異方性エッチングによって、第
１のMOSFETのゲート電極及び第１のMOSFETとほぼ９０度
回転の関係をもって配置された第２のMOSFETのゲート電
極を形成する工程、第１及び第２のMOSFETのゲート電極
をマスクにして、第１のMOSFETのドレイン領域が前記ゲ
ート電極の影にならない斜め方向から第１の不純物をイ
オン注入する工程、第２の不純物を前記半導体基板にイ
オン注入する工程、とを含み、第１のMOSFETのドレイン
側の電界強度緩和層は該MOSFETのソース側のそれよりも
長く、第２のMOSFETのドレイン側とソース側の電界強度
緩和層はほぼ等しい長さであることを特徴とする半導体
装置の製造方法。 - 【請求項２】第２の不純物イオンは、第１のMOSEFTのソ
ース領域がゲート電極の影にならない斜め方向から注入
されることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139456A JPH0638499B2 (ja) | 1985-06-26 | 1985-06-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139456A JPH0638499B2 (ja) | 1985-06-26 | 1985-06-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621275A JPS621275A (ja) | 1987-01-07 |
| JPH0638499B2 true JPH0638499B2 (ja) | 1994-05-18 |
Family
ID=15245636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60139456A Expired - Lifetime JPH0638499B2 (ja) | 1985-06-26 | 1985-06-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638499B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2537649B2 (ja) * | 1987-05-19 | 1996-09-25 | セイコーエプソン株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2715929B2 (ja) * | 1994-08-18 | 1998-02-18 | 日本電気株式会社 | 半導体集積回路装置 |
-
1985
- 1985-06-26 JP JP60139456A patent/JPH0638499B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS621275A (ja) | 1987-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |