JPH0773256B2 - 誤り検出回路 - Google Patents
誤り検出回路Info
- Publication number
- JPH0773256B2 JPH0773256B2 JP10613886A JP10613886A JPH0773256B2 JP H0773256 B2 JPH0773256 B2 JP H0773256B2 JP 10613886 A JP10613886 A JP 10613886A JP 10613886 A JP10613886 A JP 10613886A JP H0773256 B2 JPH0773256 B2 JP H0773256B2
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- JP
- Japan
- Prior art keywords
- input
- output
- error detection
- detection circuit
- arithmetic element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Dc Digital Transmission (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、光通信の誤り検出回路に関する。特に、5B6B
コードのランニングサムによる誤り検出を行う回路に関
するものである。
コードのランニングサムによる誤り検出を行う回路に関
するものである。
本発明は、光通信の5B6Bコードのランニングサムによる
誤り検出回路において、 ６ビット並列処理で検出することにより、 誤り検出回路の構成素子の速度を落すことができるよう
にしたものである。
誤り検出回路において、 ６ビット並列処理で検出することにより、 誤り検出回路の構成素子の速度を落すことができるよう
にしたものである。
第４図は従来例の誤り検出回路のブロック構成図であ
る。第４図において、11はアップダウンカウンタ、12は
オアゲート、13は1/2分周器、Ｓ′は6Bシリアルデー
タ、Ｐは６シリアルデータ入力、CLはクロック信号、C
11はクロック信号の入力、U11はアンダフロー出力およ
びO11はオーバフロー出力である。
る。第４図において、11はアップダウンカウンタ、12は
オアゲート、13は1/2分周器、Ｓ′は6Bシリアルデー
タ、Ｐは６シリアルデータ入力、CLはクロック信号、C
11はクロック信号の入力、U11はアンダフロー出力およ
びO11はオーバフロー出力である。
従来誤り検出回路は、第４図に示すように6Bシリアルデ
ータＳ′が「１」のときはカウントアップし、「０」の
ときはカウントダウンしてそのカウンタ値が「±３」を
越えたときはカウント値を「±３」に戻すとともにパル
ス信号を１個出力しパルス信号が２個出たときに誤り１
個としていた。
ータＳ′が「１」のときはカウントアップし、「０」の
ときはカウントダウンしてそのカウンタ値が「±３」を
越えたときはカウント値を「±３」に戻すとともにパル
ス信号を１個出力しパルス信号が２個出たときに誤り１
個としていた。
しかし、このような従来例の誤り検出回路は、5B6B変換
されたシリアルデータそのままでカウントアップまたは
カウントダウンする制御を行っているためにデータのビ
ットレートか高くなったときに、高速素子を必要とする
欠点があった。
されたシリアルデータそのままでカウントアップまたは
カウントダウンする制御を行っているためにデータのビ
ットレートか高くなったときに、高速素子を必要とする
欠点があった。
本発明は上記の欠点を解決するので、ビットレートが高
くても高速素子を必要としない誤り検出回路を提供する
ことを目的とする。
くても高速素子を必要としない誤り検出回路を提供する
ことを目的とする。
本発明は、入力する5B6Bデータのランニングサムによる
誤りを検出する誤り検出回路において、出力Ｙと次段の
入力Ｘとが縦続接続された第一〜第六の演算素子を含
み、この演算素子はそれぞれ別の入力Ｗおよび別の出力
Ｚを有し、入力Ｗに上記5B6Bパラレルデータがそれぞれ
入力され、入力Ｗ、Ｘと出力Ｙ、Ｚとの間に |X＋2W−1|≦３のとき、 Ｙ＝Ｘ＋2W−１、Ｚ＝０ Ｘ＋2W−１＞３のとき、 Ｙ＝３、Ｚ＝１ Ｘ＋2W−１＜３のとき、 Ｙ＝−３、Ｚ＝１ なる関係を有し、上記第一〜第六の演算素子の各出力Ｚ
は七個の入力（X0〜X6）を有する第七の演算素子の六個
の入力（X1〜X6）に接続され、この第七の演算素子は、
入力X1〜X6と出力Y0〜Y2との間に、 なる関係を有し、上記第六の演算素子の出力Ｙの値を蓄
え上記第一の演算素子の入力Ｘに与える第一のレジスタ
と、上記第七の演算素子の出力Y1の値を蓄え上記第七の
演算素子の入力X0に与える第二のレジスタとを備え、上
記第七の演算素子の出力Y2がビット誤り検出端子に接続
されたことを特徴とする。
誤りを検出する誤り検出回路において、出力Ｙと次段の
入力Ｘとが縦続接続された第一〜第六の演算素子を含
み、この演算素子はそれぞれ別の入力Ｗおよび別の出力
Ｚを有し、入力Ｗに上記5B6Bパラレルデータがそれぞれ
入力され、入力Ｗ、Ｘと出力Ｙ、Ｚとの間に |X＋2W−1|≦３のとき、 Ｙ＝Ｘ＋2W−１、Ｚ＝０ Ｘ＋2W−１＞３のとき、 Ｙ＝３、Ｚ＝１ Ｘ＋2W−１＜３のとき、 Ｙ＝−３、Ｚ＝１ なる関係を有し、上記第一〜第六の演算素子の各出力Ｚ
は七個の入力（X0〜X6）を有する第七の演算素子の六個
の入力（X1〜X6）に接続され、この第七の演算素子は、
入力X1〜X6と出力Y0〜Y2との間に、 なる関係を有し、上記第六の演算素子の出力Ｙの値を蓄
え上記第一の演算素子の入力Ｘに与える第一のレジスタ
と、上記第七の演算素子の出力Y1の値を蓄え上記第七の
演算素子の入力X0に与える第二のレジスタとを備え、上
記第七の演算素子の出力Y2がビット誤り検出端子に接続
されたことを特徴とする。
入力する5B6Bパラレルデータを入力Ｗに入力する第一〜
第六の演算素子および第一のレジスタで |X＋2W−1|≦３のとき、 Ｙ＝Ｘ＋2W−１、Ｚ＝０、 Ｘ＋2W−１＞３のとき、 Ｙ＝３、Ｚ＝１ Ｘ＋2W−１＜３のとき、 Ｙ＝−３、Ｚ＝１ なる演算を行ってランニングサムを求める。次に第七の
演算素子および第二のレジスタで なる演算を行って出力Y2からランニングサムによる誤り
検出出力を出力することにより、ビットレートが高くて
も高速素子を必要としない。
第六の演算素子および第一のレジスタで |X＋2W−1|≦３のとき、 Ｙ＝Ｘ＋2W−１、Ｚ＝０、 Ｘ＋2W−１＞３のとき、 Ｙ＝３、Ｚ＝１ Ｘ＋2W−１＜３のとき、 Ｙ＝−３、Ｚ＝１ なる演算を行ってランニングサムを求める。次に第七の
演算素子および第二のレジスタで なる演算を行って出力Y2からランニングサムによる誤り
検出出力を出力することにより、ビットレートが高くて
も高速素子を必要としない。
本発明の実施例について図面を参照して説明する。
第１図は本発明一実施例誤り検出回路のブロック構成図
である。第１図において、入力する6BパラレルデータS1
〜S6が演算素子１〜６の入力Ｗにそれぞれ接続される。
レジスタ７の出力Q7から１クロック前の値が演算素子１
の入力Ｘに接続される。演算素子１〜６の入力Ｗと入力
Ｙとの関係は、 |X＋2W−1|≦３のときには、 Ｙ＝Ｘ＋2W−１、Ｚ＝０ （Ｘ＋2W−１）＞３のときには、 Ｙ＝３、Ｚ＝１ （Ｘ＋2W−１）＜−３のときには、 Ｙ＝−３、Ｚ＝１ となっている。
である。第１図において、入力する6BパラレルデータS1
〜S6が演算素子１〜６の入力Ｗにそれぞれ接続される。
レジスタ７の出力Q7から１クロック前の値が演算素子１
の入力Ｘに接続される。演算素子１〜６の入力Ｗと入力
Ｙとの関係は、 |X＋2W−1|≦３のときには、 Ｙ＝Ｘ＋2W−１、Ｚ＝０ （Ｘ＋2W−１）＞３のときには、 Ｙ＝３、Ｚ＝１ （Ｘ＋2W−１）＜−３のときには、 Ｙ＝−３、Ｚ＝１ となっている。
演算素子１では入力Ｘの値に対して入力Ｗの値で演算し
てランニングサムを求められる。演算素子１の出力Ｙか
らそのランニングサムが演算素子２の入力X2に接続され
る。演算素子２では入力Ｘの値に対して入力Ｗの値で演
算してランニングサムが求められる。演算素子２の出力
Ｙからそのランニングザムが演算素子３の入力Ｘに接続
される。同様にして演算素子３〜６の出力Ｙからそれぞ
れへの入力Ｗの6BパラレルデータS3〜S6の値で演算して
ランニングサムを出力する。演算素子６の出力Ｙからそ
のランニングサムがレジスタ７の入力D7に接続され、ク
ロック信号CLが入力C7に接続される。レジスタ７では6B
パラレルデータＳのランニングサムが記憶される。
てランニングサムを求められる。演算素子１の出力Ｙか
らそのランニングサムが演算素子２の入力X2に接続され
る。演算素子２では入力Ｘの値に対して入力Ｗの値で演
算してランニングサムが求められる。演算素子２の出力
Ｙからそのランニングザムが演算素子３の入力Ｘに接続
される。同様にして演算素子３〜６の出力Ｙからそれぞ
れへの入力Ｗの6BパラレルデータS3〜S6の値で演算して
ランニングサムを出力する。演算素子６の出力Ｙからそ
のランニングサムがレジスタ７の入力D7に接続され、ク
ロック信号CLが入力C7に接続される。レジスタ７では6B
パラレルデータＳのランニングサムが記憶される。
一方演算素子１〜６の出力Ｚからランニングサム誤りが
演算素子８の入力X1〜X6に接続される。演算素子８の入
力X0〜X6と出力Y0〜Y2との関係は、 となっている。
演算素子８の入力X1〜X6に接続される。演算素子８の入
力X0〜X6と出力Y0〜Y2との関係は、 となっている。
演算素子８の出力Y1の値はレジスタ９の入力D9に接続さ
れ、またクロック信号CLが入力C9に接続され出力Y1の値
が記憶される。レジスタ９の出力Q9から記憶された出力
Y1の値が演算素子８の入力X0に接続される。演算素子８
の出力Y2から6BパラレルデータＳのビット誤りが検出さ
れる。
れ、またクロック信号CLが入力C9に接続され出力Y1の値
が記憶される。レジスタ９の出力Q9から記憶された出力
Y1の値が演算素子８の入力X0に接続される。演算素子８
の出力Y2から6BパラレルデータＳのビット誤りが検出さ
れる。
このような構成の誤り検出回路の動作について説明す
る。6BパラレルデータS1〜S6が演算素子１〜６の入力Ｗ
に入ると、演算素子１はレジスタ７の出力Q7の１クロッ
ク前のランニングサムの値に対して入力Ｗの6Bパラレル
データS1の値で演算してランニングサムを出力Ｙから出
力する、演算素子２は演算素子１の出力Ｙの値に対し入
力Ｗの6BパラレルデータS2の値で演算してランニングサ
ムを出力Ｙから出力する。同様にして演算素子３〜６の
出力Ｙから、それぞれへの入力Ｗの6BパラレルデータS3
〜S6の値で演算してランニングサムを出力する。演算素
子６の出力Ｙは、６ビットの6BパラレルデータＳのラン
ニングサムとなる。この出力Ｙの値は、レジスタ７の入
力D7に入り次の6BパラレルデータＳのランニングサムを
求めるため記憶される。
る。6BパラレルデータS1〜S6が演算素子１〜６の入力Ｗ
に入ると、演算素子１はレジスタ７の出力Q7の１クロッ
ク前のランニングサムの値に対して入力Ｗの6Bパラレル
データS1の値で演算してランニングサムを出力Ｙから出
力する、演算素子２は演算素子１の出力Ｙの値に対し入
力Ｗの6BパラレルデータS2の値で演算してランニングサ
ムを出力Ｙから出力する。同様にして演算素子３〜６の
出力Ｙから、それぞれへの入力Ｗの6BパラレルデータS3
〜S6の値で演算してランニングサムを出力する。演算素
子６の出力Ｙは、６ビットの6BパラレルデータＳのラン
ニングサムとなる。この出力Ｙの値は、レジスタ７の入
力D7に入り次の6BパラレルデータＳのランニングサムを
求めるため記憶される。
一方演算素子１〜６の出力Ｚからはランニングサム誤り
が検出される。5B6B変換されたデータのランニングサム
の値は通常「−３」〜「＋３」の間にあるため各演算素
子１〜６の出力Ｚはすべて「０」である。5B6Bデータに
１ビットの誤りが発生すると、ランニングサムの値が
「±２」だけシフトするため演算素子１〜６の出力Ｚの
二つから値が「１」となるものが発生する。出力Ｚの値
が「１」となるのは１ビットの誤りが発生した直後とは
限らず、6BバラレルデータＳの数回後となることもあ
る。演算素子８はランニングサム誤り二つ以上を１ビッ
ト誤りとし、ランニングサム一つの場合レジスタ９に記
憶して次の6BパラレレルデータＳのランニングサム誤り
とともに演算素子８で演算されるしたがって演算素子８
の出力Y2からは6BパラレルデータＳのビット誤りが検出
される。
が検出される。5B6B変換されたデータのランニングサム
の値は通常「−３」〜「＋３」の間にあるため各演算素
子１〜６の出力Ｚはすべて「０」である。5B6Bデータに
１ビットの誤りが発生すると、ランニングサムの値が
「±２」だけシフトするため演算素子１〜６の出力Ｚの
二つから値が「１」となるものが発生する。出力Ｚの値
が「１」となるのは１ビットの誤りが発生した直後とは
限らず、6BバラレルデータＳの数回後となることもあ
る。演算素子８はランニングサム誤り二つ以上を１ビッ
ト誤りとし、ランニングサム一つの場合レジスタ９に記
憶して次の6BパラレレルデータＳのランニングサム誤り
とともに演算素子８で演算されるしたがって演算素子８
の出力Y2からは6BパラレルデータＳのビット誤りが検出
される。
第２図は本発明の誤り検出回路の演算素子１〜６の詳細
図である。第１表は本発明の誤り検出回路の演算素子１
〜６のＸとXnとの対応を示す。第２表は本発明の誤り検
出回路の演算素子１〜６のＹとYnとの対応を示す。第２
図において、21はノットゲート、22はアンドゲートおよ
び23はオアゲートを示す。
図である。第１表は本発明の誤り検出回路の演算素子１
〜６のＸとXnとの対応を示す。第２表は本発明の誤り検
出回路の演算素子１〜６のＹとYnとの対応を示す。第２
図において、21はノットゲート、22はアンドゲートおよ
び23はオアゲートを示す。
第３図は本発明の誤り検出回路の演算素子８の詳細図で
ある。第３表は本発明の誤り検出回路の演算素子８の全
加算器の真理値表である。第３図において、31はノット
ゲート、32はアンドゲート、33はオアゲートおよび34は
全加算器である。
ある。第３表は本発明の誤り検出回路の演算素子８の全
加算器の真理値表である。第３図において、31はノット
ゲート、32はアンドゲート、33はオアゲートおよび34は
全加算器である。
〔発明の効果〕 以上説明したように、本発明は、5B6B変換されたデータ
のランニングサムによる誤り検出を６ビット並列処理で
検出することにより、その検出回路の構成素子の処理速
度を落とすことができる優れた効果がある。
のランニングサムによる誤り検出を６ビット並列処理で
検出することにより、その検出回路の構成素子の処理速
度を落とすことができる優れた効果がある。
第１図は本発明一実施例誤り検出回路のブロック構成
図。 第２図は本発明の誤り検出回路の演算素子１〜６の詳細
図。 第３図は本発明の誤り検出回路の演算素子８の詳細図。 第４図は従来例の誤り検出回路のブロック構成図。 １〜６、８……演算素子、７、９……レジスタ、11……
アップダウンカウンタ、12、23、33……オアゲート、13
……1/2分周回路、21、31……ノットゲート、22、32…
…アンドゲート、34……全加算器、C7、C9、C11……ク
ロック信号の入力、C13、D13……1/2分周回路の入力、C
L……クロック信号、D7、D9……レジスタの入力、O11…
…オーバフロー出力、Ｐ……6Bシリアルデータの入力、
Q7、Q9……レジスタの出力、Q13、13……1/2分周回路
の出力、Ｓ、S1〜S6……6Bパラレルデータ、Ｓ′……6B
シリアルデータ、U11……アンダフロー出力、Ｗ、Ｘ、X
0〜X6……演算素子の入力、Ｙ、Y0〜Y2……演算素子の
出力。
図。 第２図は本発明の誤り検出回路の演算素子１〜６の詳細
図。 第３図は本発明の誤り検出回路の演算素子８の詳細図。 第４図は従来例の誤り検出回路のブロック構成図。 １〜６、８……演算素子、７、９……レジスタ、11……
アップダウンカウンタ、12、23、33……オアゲート、13
……1/2分周回路、21、31……ノットゲート、22、32…
…アンドゲート、34……全加算器、C7、C9、C11……ク
ロック信号の入力、C13、D13……1/2分周回路の入力、C
L……クロック信号、D7、D9……レジスタの入力、O11…
…オーバフロー出力、Ｐ……6Bシリアルデータの入力、
Q7、Q9……レジスタの出力、Q13、13……1/2分周回路
の出力、Ｓ、S1〜S6……6Bパラレルデータ、Ｓ′……6B
シリアルデータ、U11……アンダフロー出力、Ｗ、Ｘ、X
0〜X6……演算素子の入力、Ｙ、Y0〜Y2……演算素子の
出力。
Claims (1)
- 【請求項１】入力する5B6Bデータのランニングサムによ
る誤りを検出する誤り検出回路において、 出力Ｙと次段の入力Ｘとが縦続接続された第一〜第六の
演算素子を含み、 この演算素子はそれぞれ別の入力Ｗおよび別の出力Ｚを
有し、 入力Ｗに上記5B6Bパラレルデータがそれぞれ入力され、
入力Ｗ、Ｘと出力Ｙ、Ｚとの間に |X＋2W−1|≦３のとき、 Ｙ＝Ｘ＋2W−１、Ｚ＝０ Ｘ＋2W−１＞３のとき、 Ｙ＝３、Ｚ＝１ Ｘ＋2W−１＜３のとき、 Ｙ＝−３、Ｚ＝１ なる関係を有し、上記第一〜第六の演算素子の各出力Ｚ
は七個の入力（X0〜X6）を有する第七の演算素子の六個
の入力（X1〜X6）に接続され、 この第七の演算素子は、入力X1〜X6と出力Y0〜Y2との間
に、 なる関係を有し、 上記第六の演算素子の出力Ｙの値を蓄え上記第一の演算
素子の入力Ｘに与える第一のレジスタと、 上記第七の演算素子の出力Y1の値を蓄え上記第七の演算
素子の入力X0に与える第二のレジスタと を備え、 上記第七の演算素子の出力Y2がビット誤り検出端子に接
続されたことを特徴とする誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10613886A JPH0773256B2 (ja) | 1986-05-09 | 1986-05-09 | 誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10613886A JPH0773256B2 (ja) | 1986-05-09 | 1986-05-09 | 誤り検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62262537A JPS62262537A (ja) | 1987-11-14 |
| JPH0773256B2 true JPH0773256B2 (ja) | 1995-08-02 |
Family
ID=14426013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10613886A Expired - Lifetime JPH0773256B2 (ja) | 1986-05-09 | 1986-05-09 | 誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773256B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9314480D0 (en) * | 1993-07-09 | 1993-08-25 | Hewlett Packard Co | Encoding data |
-
1986
- 1986-05-09 JP JP10613886A patent/JPH0773256B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62262537A (ja) | 1987-11-14 |
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