JPS6214855B2

JPS6214855B2 -

Info

Publication number: JPS6214855B2
Application number: JP59208256A
Authority: JP
Inventors: Shunichi Torii; Shigeo Nagashima; Koichiro Omoda
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-10-05
Filing date: 1984-10-05
Publication date: 1987-04-04
Also published as: JPS60167029A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、複数の演算器を書込みが間欠に行な
われても正しく読出しが可能なフアーストイン・
フアーストアウト記憶装置（以下FiFOメモリと
称する）により選択的に結合可能なデータ処理装
置に関する。

ここで、FiFOメモリとは書き込んだ情報のう
ち最初に書き込んだ情報、すなわち、最も古い情
報から順番に、読み出せる記憶装置と定義する。

〔発明の背景〕

複数の演算器を同時に動作させることによる高
速なデータ処理装置に関する先行技術としては、
例えば、米国特許4128880に開示されている様
に、演算器の間をベクトルレジスタを仲立ちとし
て選択的に結合する方法がある。

チエイニングと呼ばれるこの方法では、ある演
算器が休みなく連続して有効なデータを出力し、
別の演算器も休みなく連続して有効なデータを入
力することを前提としている。しかしながら、記
憶装置からデータを取込む場合の様にデータが間
欠的に転送される場合には正しく動作しない。す
なわち、まだ書込まれていないデータについても
誤つて読出してしまう危険性を有している。

〔発明の目的〕

本発明の目的は、複数の演算器を選択的に結合
して同時動作させ、演算器からデータが間欠的に
出力されても正しいデータを有効データとして後
続の演算器に入力することができるデータ処理装
置を提供することである。

〔発明の概要〕

このような目的を達成するために、本発明で
は、それぞれが一群のデーを保持し、読出し動作
と書き込み動作が並列に実行可能な複数の記憶手
段と、順次入力されるデータに対して演算をそれぞれ
行い、演算結果に対応するデータを新たな入力デ
ータの受信と並行して出力する複数の演算手段
と、選択された第１の記憶手段から読み出された一
群のデータを順次少くとも一つの選択された演算
手段に供給し、該選択された演算手段から出力さ
れる一群のデータを選択された第２の記憶手段に
順次供給するように該複数の記憶手段と該複数の
演算手段とを命令に応答して選択的に接続する選
択手段と、該選択された第１の記憶手段に保持された一群
のデータを、あらかじめ定められた記憶位置の順
序に従い順次読み出すように該第１の記憶手段を
制御し、該選択された演算手段から出力される一
群のデータを、該第２の記憶手段にあらかじめ定
められた記憶位置の順序に従い書き込むように該
第２の記憶手段を制御する手段であつて、該第１
の記憶手段から次に読み出すべきデータがすでに
そこに存在するか否かを検出し、そのデータが存
在しないときには、そのデータの読出しを禁止す
るための検出・禁止手段を有する制御手段とから
なることを特徴とする。

〔発明の実施例〕

以下、本発明を実施例により詳細に説明する。
最初に本発明で使用するFiFOメモリの構成と機
能を明確化するために第１図以下を用いて演算器
間をFiFOメモリを仲立として固定的に結合した
場合のデータ処理装置の構成と動作をFiFOメモ
リを中心に説明し、最後に第７図の用いて本発明
の実施例であるプログラムからの指示により前述
のFiFOメモリを仲立として選択的に結合できる
データ処理装置の構成を説明する。

近年、第１図に示すように、パイプライン方式
の演算処理装置に、FiFOメモリが適用されるよ
うになつてきた。同図において、一点鎖線で囲つ
たパイプライン方式の演算ユニツト１は、パイプ
ライン演算器２およびこの演算器を制御するため
のパイプライン制御論理回路３からなり、演算ユ
ニツト４と５からデータ線３０と３１を経由した
入力データ（１ビツトまたは複数ビツトデータ）
を受取り、別の演算ユニツト６にデータ線３２を
経由して演算結果を送出する。FiFOメモリ２
０，２１，２２は入力データと演算結果にバツフ
アとして、ユニツト間に設けられている。つま
り、演算ユニツト４からの入力データ（ユニツト
４から見れば、ユニツト４の演算結果）はデータ
線３０からFiFOメモリ２０に入力された後、デ
ータ線１０を経由してユニツト１中のパイプライ
ン演算器２に入力される。FiFOメモリ２１と２
２も同様であり、データ線１１と１２が使用され
る。

この様なFiFOメモリをバツフアとして使用し
た場合の利点は、次の２点である。

(1) 演算ユニツト４と５からの入力データの途切
れ対策。第１図で示した様な多入力のパイプラ
イン演算器２では、同一番号を持つた多数個の
入力データの対は同時に入力される必要がある
のが一般的である。ここで、演算ユニツト４か
らのある番号の入力データは到着したが、別の
演算ユニツト５からの対応する同一番号の入力
データが何らかの要因により、到着が遅れた場
合を考える。FiFOメモリ２０は、データ線３
０を経由して各サイクルに送出されてくるデー
タを受付けながら、データ線１０を経由してユ
ニツト１に送出するデータを、他のユニツト５
からの入力データの到着するまで遅らせるため
に使用される。この間、パイプライン演算器２
には無効なデータが入力され、対応する演算結
果も無効なものが出力されるが、パイプライン
制御論理回路３がこの無効な出力が他のユニツ
ト６に送出されない様に制御している。

(2) ユニツト６の受付け拒否対策。ユニツト６は
データ線３２からのデータの受付けを拒否する
場合がある。FiFOメモリ２２は、データ線１
２を経由するパイプライン演算器２からの演算
結果を一時的にバツフアリングし、ユニツト６
の受付けが可能になるまでデータを待たせるた
めに使用される。

この様に、上記のデータの途切れ現象が発する
場合には、パイプライン演算器を有するユニツト
間に、FiFOメモリを設けることが有効である。
このFiFOメモリに必要とされる機能は次の点で
ある。

(A) パイプラインのピツチ時間内に、読み出しと
書き込みが同時に可能であること。

(B) 書き込まれたデータを短時間に読み出せるこ
と。

従来は、この様な高速なFiFOメモリの記憶
素子としては、ゲートを組合せたフリツプフロ
ツプ（以下、FFと称する）又はラツチ、一般
のメモリ素子（１つのメモリサイクルには１回
の読み出しまたは１回の書き込みが可能）のい
ずれかを用いる場合が多かつた。前者は、充分
に高速ではあるが、大容量のFiFOメモリを構
成するためにはゲート数が莫大になる欠点を有
する。一方、一般のメモリ素子では上記(A)の機
能を満足するために、パイプラインのピツチ時
間内に、２回のメモリサイクルを実行させる必
要がある。しかし、現在のパイプライン技術を
メモリ素子の高速化技術からでは、パイプライ
ンピツチ時間の半分で、一回のメモリサイクル
を実行できる大容量のメモリ素子を入手するこ
とは困難である。

本発明で使用するFiFOメモリは、書き込み
および読み出し可能な複数個のデータバンク
と、上記複数個のデータバンクを繰り返して書
き込みモードに指定するモード指定手段と、受
信データを上記書き込みモードに指定されたデ
ータバンクに書き込み、かつ、上記書き込みモ
ードに指定されていないデータバンクからデー
タを読み出して受信した順番通りにデータを出
力する書き込み読み出し制御手段とを備えた点
に特徴がある。

第２図は、本発明で使用するFiFOメモリの全
体ブロツク構成図である、このFiFOメモリは、
第１図のFiFOメモリ２０，２１，２２のいずれ
にも適用可能である。

第２図において、４７，４８はデータバンク
（以下、単にバンクと称する）であり、互に独立
に書き込みおよび読み出しができるものであり、
各データバンク４７，４８は１個のランダムアク
セスメモリ（以下、RAMと称する）からなる。
なお、バンクは２個以上あればよい。

なお、各バンクは必要とする容量とワード構成
に応じて、複数個のRAMにより構成る場合があ
るのはいうまでもない。

外部から送られてくるデータは、送られてきた
順番に従い、バンク４７，４８に書き込まれる。
たとえば、最初に送られてきた０番のデータはバ
ンク４７に、その次に送られてきた１番のデータ
はバンク４８に、その次に送られてきた２番のデ
ータはバンク４７に、その次に送られてきた３番
のデータはバンク４８に、……というように、バ
ンク４７，４８に順番に繰り返して書き込まれ
る。したがつて、バンク４７には０，２，４，…
…，2n番（ｎは整数）のデータすなわち、偶数
番のデータが順番に書き込まれるので偶数バンク
と呼ぶことにする。バンク４８には１，３，５，
……，2n＋１番のデータ、すなわち、奇数番の
データが順番に書き込まれるので、奇数バンクと
呼ぶことにする。

４１は、バンク４７，４８のうち、どのバンク
が書き込み可能のモードなのかを一定周期で繰返
し指定するためのモード指定回路である。いま、
書き込み可能モードをＷモード、読み出し可能モ
ードをＲモードと称す。モード指定回路４１は
“０”，“１”，“０”“１”，……と一定の周期で
“０”，“１”を繰り返えして出力する。モード指
定回路４１の出力が“０”のとき、偶数バンク４
７がＷモードとなり、奇数バンク４８がＲモード
となる。回路４１の出力が“１”のとき、“０”
のときとは逆に、偶数バンク４７がＲモードとな
り、奇数バンク４８がＲモードとなる。したがつ
て、バンク４７，４８は各時点において互にモー
ドが異なるように、ＲモードとＷモードのモード
指定を一定の周期で繰返し、モード指定回路４１
により、受けている。

１００は、回路４２〜４６，４９からなる、バ
ンク４７，４８の書き込み・読み出し制御回路で
ある。回路１００は、偶数番のデータが入力され
たとき、偶数バンク４７がＷモードであれば、偶
数バンク４７にこのデータをただちに書き込む。
偶数バンク４７がＷモードでなければ、すなわ
ち、Ｒモードであれば、Ｗモードになるまで待
ち、Ｗモードになつた時点でこのデータを書き込
む。奇数番のデータの書き込みについても、同様
である。

また、回路１００は、読み出し要求があり、今
度、読み出すべきデータが偶数バンク４７に書き
込まれているとき、偶数バンク４７がＲモードで
あれば偶数バンク４７からただちに読み出す。偶
数バンク４７がＷモードあれば、Ｒはモードにな
るまで待ち、Ｒモードになつた時点で読み出す。

この第２図のFiFOメモリの構成により書き込
みと同時に読み出しが可能となる。たとえば、偶
数バンク４７にデータを書き込むと同時に、奇数
バンク４８らデータを読み出すことができる。第
２図において、太線の信号線は多数本からなる信
号線を表わす。

次に、このFiFOメモリの動作について説明す
る。

第２図において、書き込み要求を受信する（書
き込み要求が到着する）時には、信号線３３上の
書き込み要求指示信号WREQが“１”であり、
データ線３０上のデータ信号WDATAの値が書き
込みデータである。信号WREQとWDATAは、
第１の外部装置、たとえば演算ユニツト４から、
書き込み制御回路４２（以下Ｗ制御回路と呼ぶ）
に入力される。Ｗ制御回路は、信号WREQに基
づき、書き込み要求の到着を検出し、書き込みデ
ータを信号WDATAから受信し、また到着する書
き込み要求の到着番号を検出する手段を有する。
書き込み要求の到着番号がＮ番目であることを検
出したとしよう。Ｎが偶数であるか奇数であるか
より、書き込むべきデータバンクが偶数バンクで
あるか奇数バンクであるかが決定される。一方、
前述のモード指定回路４１の出信号SWがＷモー
ドのバンクを指定するから、Ｎの偶奇により決定
されるデータバンクと、信号SWがＷモードに指
定するデータバンクが一致した時、Ｗ制御回路４
２はＮの２進表現における下位ビツトを除く上位
ビツトの値により決定されるアドレスを信号線９
３上の信号WAHに出力し、信号線９３上の書き
込み指示信号WEに“１”を出力し、偶数バンク
への書き込みデータは信号線８２上の信号SDRE
に出力し、奇数バンクへの書き込みデータは信号
線８３上の信号SDROに出力する。書き込み要求
が到着した時、上記バンクの一致が成立しない可
能性がある場合には、書き込み要求の存在と書き
込みデータを上記バンクの一致が成立するまで記
憶するる手段が必要である。その手段の詳細な実
施例は、第４図を用いて後述する。信号線３９を
介して入力される初期値設定信号STARTによ
り、Ｗ制御回路４２は後述するように初期状態に
設定される。

一点鎖線で囲まれた回路４４は、モード指定信
号SWと書き込み許可信号WEに対答して、信号
線５９，５８を介して書き込み指令信号WEE，
WEOをバンク４７，４８にそれぞれ出力する書
き込み信号作成回路である。回路４４のアンドゲ
ート４４１は、信号SWが“０”でかつ信号WE
が“１”である条件を満すときのみ、書き込み指
令信号WEEの“１”を偶数バンク４７に出力す
る。このようにして、偶数バンク４７がＷモード
で（信号WEが“０”で）かつ今書き込むべきデ
ータが存在する時（信号WEが“１”の時）偶数
バンク４７に書き込み指令信号WEEに“１”が
出力される。アンドゲート４４２は、信号SWが
１でかつ信号WEが“１”である条件を満すとき
のみ、書き込み指令信号WEOに“１”を奇数バ
ンク４８に出力する。このようにして、奇数バン
ク４８がＷモードで（信号SWが“１”で）かつ
今書き込むデータが存在する時（信号WEが
“１”の時）奇数バンク４８への書き込み指令信
号WEOに“１”が出力される。アンドゲート４
４１の入力の片側につけられた丸印は入力信号の
反転を行なうことを示す。

選択回路４５はモード指定信号SWに応答し
て、前述の書き込みアドレスWAHをバンク４
７，４８のいずれかに選択出力するように動作す
る。回路４５はセレクタ４５１，４５２からな
る。セレクタ４５１は、モード指定信号SWが
“０”のとき、前述の書き込みアドレス信号WAH
と後述する読み出しアドレス信号RAHのうち、
信号WAHを信号線５７に選択出力する。したが
つて、偶数バンク４７が書き込みモードにあると
き（信号SWが“０”のとき）、書き込みアドレ
スWAHが抜数バンク４７に出力される。信号
SWが“１”のとき、セレクタ５２は後述する読
み出しアドレスRAHを偶数バンク４７に選択出
力する。セレクタ４５２は、信号SWが“０”の
とき、後述する読み出しアドレスRAHを信号線
５６に選択出力し、信号SWが“１”のとき、書
き込みアドレスWAHを信号線５６に選択出力す
る。したがつて、奇数バンク４８には、奇数バン
ク４８が書き込みモードにあるとき（信号SWが
“１”のとき）、書き込みアドレスWAHが出力さ
れる。セレクタ４５１，４５２と後述する４６
１，４９１は、上から印加される信号SWが
“０”の時、左上からの入力（セレクタ４５１で
は、アドレス線９３からの入力）を選択し、信号
SWが“１”の時、左下からの入力（セレクタ４
５１では、アドレス線９９からの入力）を選択し
て右の出力線（４５１では信号線５７）に出力す
る機能を有している。

選択回路４６は信号SWにに応答して前述の偶
数バンク用書き込みデータ信号SDREと奇数バン
ク用書き込みデータ信号SDROを選択出力するも
のであり、セレクタ４６１からなる。セレクタ４
６１は、信号SWが“０”のとき、信号線８２を
選択し、データ信号SDRE信号線５４，５５に出
力する。信号SWが“１”のとき、信号線８３を
選択し、データ信号SDROを信号線５４，５５に
出力する。したがつて、偶数バンク４７がＷモー
ドのとき（信号SWが“０”のとき）、バンク４
７および４８に、偶数バンク用書き込みデータ信
号SDREが印加される。

したがつて、偶数番目の書き込み要求がFiFO
メモリに到着すれば、偶数バンクがＷモードのと
き、偶数バンク４７の書き込み端子WETには、
信号“１”が入力され、アドレス端子ATには前
述の書き込みアドレス信号WAHが入力され、デ
ータ端子DITにはこのデータ信号SDREが入力さ
れ、偶数バンク用書き込みデータ信号SDREが偶
数バンク４７に書き込まれる。ところが、前述し
たように、偶数バンク４７がＷモードのとき（信
号SWが“０”のとき）、奇数バンク４８はＲモ
ードとなり信号SWが“０”のため、アンドゲー
ト４４２の出力である書き込み指令信号WEOは
“０”となり、奇数バンクバンク４８の書き込み
が禁止されるので奇数バンク４８に偶数バンク用
書き込みデータSDREが書き込まれることはな
い。

奇数バンク４８がＷモードのとき（信号SWが
“１”のとき）、バンク４７および４８に、奇数バ
ンク用書き込みデータ信号SDROが印加される。
しかし、上述と同じ理由で、偶数バンク４７には
このデータ信号SDROが書き込まれることなく、
奇数バンク４８にこのデータ信号SDROが書き込
まれる。

なお、セレクタ４６１の代りに、信号線８２と
５５とを結線し、信号SDREが偶数バンク４７に
常に印加するようにし、かつ、信号線８３と５４
とを結線し、信号SDROが奇数バンク４８に常に
印加するようにしてもよい。ただし、セレクタ４
６１を用いた方が、信号線５５と５４を共通化す
ることができ、バンク４７，４８とＷ制御回路４
２間の信号線の配線が簡便となる。

このようにして、０番のデータは偶数バンク４
７の０番地に、１番のデータは奇数バンク４８の
０番地に２番のデータは偶数バンク４７の１番地
に、３番のデータは偶数バンク４８の１番地に、
……というように、データは、何ら外部からアド
レスを指定しなくても受信した順番に従いバンク
４７，４８に交互に繰返して自動的に書き込まれ
る。

なお、バンク４７，４８は、次の入出力端子を
有している。WETは書込み指令信号入力端子で
あり、偶数バンク４７への書込み指令信号WEE
又は奇数バンク４８への書込み指令信号WEOが
端子WETに入力される。ATはメモリアドレス入
力端子であり、偶数バンク４７へのメモリアドレ
スAE又は奇数バンク４８へのメモリアドレス
AOが端子ATに入力される。DITは書込みデータ
入力端子であり、データ信号DIE又はDIOが端子
DITに入力される。

DOTは読出しデータ出力端子であり、偶数バ
ンク４７の端子DOTから読出しデータDOEがデ
ータ線４７１に出力され、奇数バンク４８の端子
DOTから読出しデータDOOがデータ線４８１に
出力される。端子WETの入力が“１”のとき、
バンク４７，４８はデータ端子DITのデータをア
ドレス入力端子ATに入力されるアドレス信号が
示すアドレス番地にストアする。端子WETの入
力が“０”のとき、バンク４７，４８はアドレス
入力端子に入力されるアドレス信号が示す番地に
ストアされているデータを読み出す。第２図に示
さなかたバンク４７，４８の他の入出力端子とし
ては、電源端子、チツプセレクト端子、出力エネ
ブル端子などがある。

以上で、書き込みの動作説明が終つたので、次
に読み出しの動作説明をする。

読み出し制御回路（以下、Ｒ制御回路と称す
る）４３は、外部からの初期値設定信号START
により、後述するように初期設定がされている。
Ｒ制御回路４３は、後述するように、これからバ
ンク４７，４８の読み出すべきアドレスRAを記
憶している。アドレスRAは、後述する読み出し
要求信号RREQによつて、“１”だけカウントア
ツプされる。読み出しアドレス信号RAHは、ア
ドレスRAを２進ビツトで表わしたとき、下位１
ビツトを除くビツトの信号であり、Ｒ制御回路４
３から信号線９９に出力される。また、回路４３
は書き込まれたデータのうち、まだ読み出されて
いないデータの個数Ｍを記憶している。個数Ｍ
は、書き込み許可信号WEが“１”になるごと
に、すなわち、データが１個書き込まれるごと
に、“１”だけカントアツプされ、読み出し許可
信号ROKを受信する第２の外部装置たとえば、
パイプライン演算ユニツト１から信号線１５を介
して入力される読み出し要求信号RREQが“１”
になるごとに、すなわち、データが１個読み出さ
れるごとに、“１”だけカウワトダウンされる。
Ｍは１以上であり、（バンク４７，４８にまだ読
み出されていないデータが書き込まれている状態
にあり）、かつ、モード指定信号SWが読み出し
モードを指定しているバンクにこのデータが書き
込まれているときのみ、信号線１３を介して、外
部装置にＲ制御回路４３から、信号ROKに
“１”が出力される。このデータが、バンク４
７，４８のどちらかに書き込まれているかは、２
進数の読み出しアドレスRAの最下位ビツトが
“０”が“１”かで検出される。

信号線９９の読み出しアドレス信号RAHは、
前述したセレクタ４５１，４５２に印加され、モ
ード指定信号SWが“０”か“１”かによつて、
セレクタ４５１，４５２からバンク４７，４８の
アドレス端子ATに印加される。すなわち、信号
SWが“０”のときは奇数バンク４８が読み出し
モードとなつており、セレクタ４５２を介して読
み書しアドレス信号PAHが奇数バンク４８に出
力される。信号SWが“１”のときは偶数バンク
４７が読み出しモードとなつており、セレクタ４
５１を介して読み出しアドレス信号RAHが偶数
バンク４７に出力される。このように、読み出し
モードになつているバンクに、読み出しアドレス
信号RAHは印加される。

したがつて、読み出しモードになつているバン
ク内の、読み出しアドレス信号RAHにより指定
される番地から読み出すべきデータが出力端子
DOTに出力される。

セレクタ４９１からなる選択回路４９は、読み
出しモードにあるバンクの出力を選択的に信号線
１０に出力するものである。モード指定信号SW
が“０”のとき奇数バンク４８が読み出しモード
にあり、奇数バンク４８から読み出されたデータ
信号DOOをセレクタ４９１は信号線１０に選択
出力する。この信号が読み出しデータ信号
RDATAとして外部の装置に送られる。モード指
定信号SWが“１”のとき偶数バンク４７が読み
出しモードにあり、偶数バンク４７から読み出さ
れたデータ信号DOEをセレクタ４９１は選択し
て、第２の外部装置に信号線１０を介して、出力
する。もちろん、バンク４７，４８の出力端子
DOTに結線論理が許されれば、バンク４７，４
８のチツプセレクト端子や出力エネブル端子の入
力を制御することにより、データ線４７１とデー
タ線４８１を結合ただけ、選択回路４９１に相当
する機能を実現することもできる。

なお、第２の外部装置、たとえばパイプライン
演算ユニツトは、信号ROKが“１”であり、か
つ、自己が読み取り可能のとき、信号RDATA取
り込み、読出しデータを受取ることを示すため、
信号RREQを“１”としてＲ制御回路４３に出力
する。Ｒ制御回路は、信号RREQが“１”の時次
のサイクルでは読出しアドレスRAを１つ増加し
た状態にする。

このようにして、偶数バンク４７の０番地のデ
ータ、奇数バンク４８の０番地のデータ、偶数バ
ンク４７の１番地のデータ、奇数バンク４８の１
番地のデータ、……というように、バンク４７，
４８に書き込んだもつとも古いデータから、古い
順に順次、バンク４７，４８に書き込まれたデー
タが読み出される。したがつて、第２図のFiFO
メモリは、いわゆるフアーストインフアーストア
ウトのメモリ機能を有している。また、以上説明
したように各バンクごとに独立にモード指定がな
されているため、偶数バンク４７にデータを書き
込んでいるとき、同時に、奇数バンク４８から書
き込まれたデータを読み出すことと、偶数バンク
４７から書き込まれたデータを読み出し、同時
に、奇数バンク４８１にデータを書き込むことが
できる。すなわち、書き込みと読み出しとを同時
に実行することができる。

第１図に示した構成において、第２図のFiFO
メモリを２０，２１として使用しているので、
FiFOメモリ２０と２１における信号SWは同期
化しておく必要がある。なぜならばパイプライン
演算器２では、２つの入力データの番号はデータ
が正しく入力されるサイクルでは常に等しいこと
が一般的であり、２０と２１での信号SWの値が
異なつていると、常に片側FiFOメモリからは読
み出し不可となり、両者が同時に読み出し可とな
らぬため一つも演算が開始できなくなる。これを
避けるためには、全装置内のすべてのFiFOメモ
リ中の信号SWが常に同一の値となる様な構成と
しても良い。たとえば、一つのFiFOメモリ２０
のSW信号を他のFiFOメモリ２１でも共有すれ
ば良い。第２図では、FiFOメモリ２２に関して
は、演算ユニツト６への入力がFiFOメモリ２２
以外にないので、信号SWに関する同期は不要で
ある。

次に、モード指定回路４１、Ｗ制御回路４２、
Ｒ制御回路４３について、さらに具体的に、第３
図Ａ、第４図、第５図を用いて説明する。

回路４１，４２，４３は、一相のクロツク信号
Ｔで動作しこのクロツクの周期が、パイプライン
演算器のピツチであると同時に、メモリ素子のメ
モリサイクル時間になつている。第６図の下に示
したごとく、各サイクルにからまでの番号を
付けて説明する。各サイクルはＴの立上りからの
次のＴの立上りまでと考える。

特記しない限り、フリツプフロツプ（以下、
FFと称す。）と同期型カウンタ（以下、CNTと
称す）はクロツク入力信号Ｔの立上りで動作する
エツヂトリガタイプである。

図中の左右の信号線の端子での一重丸は、
FiFOメモリ内部のインタフエイス信号を示し、
二重丸はFiFOメモリ外部とのインタフエイス信
号であることを示す。

ここでは最大８個までの入力データを記憶でき
るFiFOメモリとして以下の説明を行なう。この
構成では、バンク４７と４８は各々４個のデータ
を格納可能なメモリ容量があれば良い。また、信
号WAHの信号９３、信号RAHの信号線９９、信
号AEの信号線５７、信号AOの信号線も２ビツ
トのアドレス線で良い。

第３図Ａから第５図までに示した回路４１，４
２，４３はすべてクロツク信号Ｔに同期した同期
式回路である。以下の説明では次の２点を仮定す
る。(1)ゲートの遅延時間やFFとCNTの遅延時間
がクロツク信号Ｔのサイクル時間に比較して充分
に小さい。(2)クロツク信号Ｔで動作すFFやCNT
の出力を同じクロツク信号Ｔで動作する次段の
FFやCNTに入力しても誤動作しない。

上記(2)の仮定は「あるサイクルでの前段のFF
の値が、次のサイクルでの後段のFFの値を決定
し、同一サイクル中に前段のFFの値が、後段の
FFの値に影響を与えることが無い」ということ
である。上記(1)仮定が満されない場合には、使用
するバンクを含めた詳細な遅延時間の算定と検討
が必要であり、上記(2)の仮定が満さない場合に
は、クロツク信号の２相化等の対策が必要である
ことは、同期式回路であれば当然である。

第３図Ａはモード指定回路４１の回路図であ
る。FF５０の反転出力端子の出力がFF５０の
入力端子Ｄに入力されている。FF５０のクロツ
ク端子には、メモリサイクル、すなわち、パイプ
ラインピツチ毎に“１”となるクロツク信号Ｔが
印加されている。FF５０の出力端子Ｑからの信
号が前述のモード指定信号SWとなる。今、FF５
０の内部状態が“１”とする。このときの端子
の出力“０”が入力端子Ｄに入力される。クロツ
ク信号Ｔの１回目の立ち上りで、FF５０は、端
子Ｑの出力“０”を取り込み、FF５０の内部状
態は“１”から“０”にに変化する。このとき、
端子の出力も“０”から“１”に変化する。し
たがつて、入力端子Ｄの入力も“１”となる。ク
ロツク信号Ｔの２回目の立ち上りで、FF５０
は、端子Ｄの入力“１”を取り込み、FF５０の
内部状態は再び“１”に戻る。このように、クロ
ツク信号Ｔの立ち上り時点で、FF５０の内部状
態は“０”，“１”の反転を繰り返す。したがつ
て、FF５０の出力端子Ｑの出力である信号SWも
クロツク信号Ｔの立ち上りに応答して“０”，
“１”の反転を繰返す。このようすを第６図のタ
イムチヤートのＴとSWに示す。信号SWの役割
は前述したようにバツクの動作モードを指定する
ことにある。

第３図Ｂはモード指定信号SWによつて指定さ
れる偶数バンク４７、奇数バンク４８の各モード
を示したものである。

なお、モード指定回路は、 (1) 前述した複数個のFiFOメモリ間の同期化を
はかるため、モード指定回路を１つ設けて、そ
れを共用してもよい。

(2) ８個の書き込みデータがすべて到着しバンク
上での読み出しと書き込みが競合する可能性が
無くなつた時、次に読出したい側のバンクを常
に選択できる様に信号SWを変更する回路を設
けてもよい。

第４図は、Ｗ制御回路４２の回路図である。

(3) 書き込みと読み出しが競合しない条件下で
は、到着するデータの偶奇とＷモードに指定す
るバンクの偶奇と常に一致する様に、信号SW
を変更する回路を設けても良い。

第４図は、Ｗ制御回路４２の回路図である。

まず最初に、第４図のCNTとFFの役割と主要
なゲートの機能を説明し、次に第６図のタイムチ
ヤートに従つてその動作例を説明する。CNT６
２は前述したエツジトリガタイプの同期型カウン
タであり出力のビツト数が１ビツトである。
CNT６４をエツジトリガタイプ３ビツトの同期
型カウンタである。端子upはカウントアツプ指
示入力端子であり、端子Ｒは内容をゼロクリアす
るためのリセツト端子、端子CKはクロツク端子
Ｔの入力端子、端子Ｑはカウンタ内容の出力端子
である。カウントアツプ動作は、端子upの入力
信号が“１”の状態で、端子CKに印加されるク
ロツク信号Ｔが“０”から“１”へ立上がる時点
で実行される。端子upの入力信号が“０”の状
態ではCNTの値は不変である。FF６３は、エツ
ヂトリガタイプのFFであり、前述のカウンタと
同じく端子CKに印加されるクロツク信号の立上
がりで出力端子Ｑの値が変化する。

CNT６２は、外部からの信号STARTでリセツ
トされ、外部からの書き込み要求信号WREQが
到着するサイクルの終り（クロツク信号Ｔの立上
り）でカウントアツプされ、その出力WCNTは
そのサイクルで到着する書き込み要求（書き込み
要求信号WREQと書き込みデータWDATA）が
奇数バンク４８に対するものか偶数バンク４７に
対するものかを示す。つまり、出力WCNTの
“０”は偶数バンク４７への書き込み要求を意味
し、“１”は奇数バンク４８への書き込み要求を
意味する。CNT６２のもう１つの出力信号
WCNTは出力信号WCNTの逆極性信号になつて
いる。

CNT６４は、外部からの信号STARTでリセツ
トされ、いずれかのバンクへの書込みが実行され
るサイクル（WEが“１”であるサイクル）の終
りでカウントアツプされる。CNT６４の出力が
前記WAであり、その上位２ビツト出力WAH
は、バンクの書込みアドレスを示し、その下位１
ビツトの出力WALは書込みバンクの偶奇を示
す。つまり、CNT６４の出力が“000₂”（添字の
２は２進数を示す。以下同じ）であれば、Ｗ制御
回路４２は偶数バンク４７の00₂番地を書込み先
として指示することになる。CNT６４の出力が
“001₂”であれば、奇数バンク４８の00₂番地を指
示し、“010₂”であれば、偶数バンクの“01₂”番
地を指示している。実際にバンクで書込みを実行
するためには、後述する書込み許可信号WEが
“１”でなければいけない。

あるサイクルで信号WREQが“１”であれ
ば、そのサイクルに書込み要求はＷ制御回路４２
に到着している。書込むべきデータ信号は、その
サイクルでの信号WDATAである。つまり、対応
する信号WREQと信号号WDATAは同一サイク
ルでＷ制御４２に到着する。

第３図Ｂに示す様に、あるサイクルにおいて信
号SWの値により、偶数バンク４７か奇数バンク
４８の片方がＷモードに指定される。一方、外部
からＷ制御回路４２に到着する書込み要求は、信
号SWの値とは独立に到着する。従つて、Ｗ制御
回路４２では、次の２種数の書込み動作手順のい
ずれかを到着する各々の書込み要求と対応して実
行する。

(a) 要求が到着したサイクルと同一サイクルに、
バンクへの書込みが実行される。ある要求が到
着し、かつ、到着した要求の番号の偶奇（すな
わち書込み先のバンクの偶奇）と要求が到着し
たサイクルでのＷモード状態にあるバンクの偶
奇が一致した時、(a)の書込み動作手順が実行さ
れる。以下直接書込手順と呼ぶ。

(b) 要求が到着したサイクルの次のサイクルに、
バンクへの書込みが実行される。ある要求が到
着し、かつ到着した要求の番号の偶奇と、要求
が到着したサイクルでのＷモード状態にあるバ
ンクの偶奇が一致しない時、ロの書込み動作手
順が実行される。以下遅延書込みと呼ぶ。

第４図の排他的論理和（以下EORと称す）ゲ
ート６９は、到着する要求の番号の偶奇とＷモー
ドのバンクの偶奇の不一致を認識する。つまり、
あるサイクルで信号線８８上のEORゲート６９
の出力が“０”であれば、偶奇が一致しており、
要求が到着した場合には直接書込み手順を実行す
べきである。また、EORゲート６９の出力が
“１”であれば、偶奇が一致しておらず、要求が
到着した場合には遅延書込み手順を実行すべきで
ある。アンドゲート６９と６８はそれぞれ、直接
書込み手順の実行と遅延書込み手順の実行を認織
する。アンドゲート６９の入力端子の片方に付け
られた丸印は、第２図のアンドゲート４４１と同
様に、入力信号の反転を示している。つまり、ア
ンドゲート６９の出力が“１”となる必要十分条
件は、信号線３３上の信号WREQが“１”であ
り、かつ、信号線８８上の信号が“０”であるこ
とである。

信号線９０上のアンドゲート６９の出力が
“１”であれば、アオゲート７０を経由して信号
線９１上の書込み許可信号WEが“１”となり、
書込み要求が到着したサイクルに、バンクへの書
込みが実行される。これが、直接書込み動作の実
行である。

信号線８９上のアンドゲート６８の出力が
“１”であれば、FF６３には端子Ｄより“１”が
入力され次のサイクルでは、信号線８６上のFF
６３の出力信号WREQDLが“１”となり、オア
ゲート７０を経由して信号WEが“１”となり、
書込み要求が到着した次のサイクルに、バンクで
の書込みが実行される。これが、遅延書込み手順
の実行である。FF６３は、遅延書込み手順で実
行すべき書込み要求が到着したことを記憶し、次
のサイクルにバンクの書込みを指示する。

信号WEが“１”の時、偶数バンク４７か奇数
バンク４８において書込みが実行される。書込み
先のバンクの偶奇は、信号SWと信号WALのいず
れによつても知ることができる。第２図に示され
た実施例では、信号SWを書込み先バンクの偶奇
の選択信号として使用していることは前述した。

書込み指示信号WREQについては、その値が
この様にＷ制御回路４２に到着したサイクル中に
信号WEとして伝えられる場合と、一時記憶され
て次のサイクルに信号WEとして伝えられる場合
とがあると考えることができる。書込みデータ信
号WDTAについても、その値が直接用いられる
場合と次のサイクルまで記憶されなければならな
い場合とがある。信号WDATAも信号WREQと
同様に、２組のアンドゲート群（アンドゲート６
８と６９に相当）FF群（FF６３に相当）とOR
ゲート群（ORゲート７０に相当）を用いて上記
２つの場合の動作を実現することもできる。しか
し、第４図では２群のラツチを用いる別の方式を
示した。

ラツチ６０と６１は、前述したエツヂトリガタ
イプのFFとは動作が異なり、入力端子CKからの
クロツク信号が“１”の状態では、入力端子Ｄか
らの入力内容がただちに出力端子Ｑからの出力と
なり、クロツク信号が“１”から“０”に立下が
つた時入力端子Ｄからの入力内容が保持され（保
持する動作をラツチ動作と呼ぶ）、保持された内
容は再びクロツク信号が“０”から“１”に立上
がるまでの間出端子Ｑから出力される。

ラツチ６０は、偶数番目の書込みデータ（偶数
バンク４７への書込みデータ）を一時的に保持す
るために用いられ、ラツチ６１は奇数番目の書込
みデータ（奇数バンク４８への書込みデータ）を
一時的に保持するために用いられる。偶数番目の
書込み要求が到着したサイクルを考えてみると、
信号が“１”であるので、ラツチ６０の
出力信号SDREには信号WDATAの内容がそのま
ま出力され、次にサイクルに移る時信号
が“１”から“０”に立下がり信号WDATAの内
容が保持され、次のサイクルでも信号SDREの内
容は前のサイクルと同一である。つまり偶数番目
の書込み要求が到着しサイクルに偶数バンク４７
で書込みが実行される場合にも、到着した次のサ
イクルに書込みが実行される場合でも、信号
SDREの内容は正しい偶数番目の書込みデータの
内容である。

ラツチ６１とその出力信号SDROも、ラツチ６
１へのクロツク信号が信号WCNTである点を除
き同一の構成であり、信号SDROの内容が正しい
奇数バンクへの書込みデータの内容である。

次に、第６図のタイムチヤートに示した動作例
に基づいて、FiFOメモリ２０の書込み動作につ
いて説明する。到着する書込み要求には、０番目
から７番目までの番号付けが行なわれそれぞれ偶
数バンク４７の０番地、奇数バンク４８の０番
地、偶数バンクの１番地の順に、奇数バンクの３
番地までに書込まれる。

第６図には示されていないが、一連の書込み動
作に先立つ、信号STARTの“１”のパルスによ
り、CNT６２とCNT６４は“０”にリセツトさ
れている。FF６３も、リセツト端子Ｒに信号
STARTの“１”のパルスが入力されるので同様
にリセツトされ、最初の書込み要求が偶数番目で
あることを示す。

第６図の動作例では、０番目から２番目までの
書込み要求に対しては直接書込み手順が実行さ
れ、３番目と４番目の要求に対しては遅延書込み
手順が実行され、５番目から７番目の要求に対し
ては直接書込み手順が実行される。

最初に、サイクルに０番目の書込み要求が到
着する。信号線３３上の信号WREQとデータ線
３０上の信号WDATAがＷ制御回路４２に入力さ
れる。つまり、WREQが“１”であり、信号
WDATAの内容は０番目の書込みデータである。
サイクルではまだ信号WCNTが“０”であ
り、第６図の例では信号SWが“０”つまり偶数
バンクがＷモードであることを示しているので、
EORゲート６７の出力は“０”であり、アンド
ゲート６８の出力が“０”となり、アンドゲート
９０の出力が“１”となり、オアゲート７０の出
力信号WEが“１”となる。信号WEが“１”の
サイクルでは、第２図に示した様に信号SWによ
りＷモードに指定されたバンクにおいて書込みが
実行される。つまり、第２図のアンドゲート４４
１により、信号線５９上の信号WEEが“１”と
なり、偶数バンク４７における書込み動作が指示
される。

次に書込みアドレスについて説明する。第４図
のCNT６４が信号STARTによりセツトされた後
CNT６４の出力は、サイクルでも“000₂”の
ままであり、その上位２ビツト出力である信号
WAHも“00₂”としてアドレス線９３に出力され
る。第２図において偶数バンク４７へのメモリア
ドレス信号AEの内容を決定するセレクタ４５１
は、信号SWが“０”なのでアドレス線９３上の
書込みアドレス信号WAHを選択しアドレス線５
７に信号WAHを出力する。以上により、サイク
ルでは偶数バンク４７のアドレス端子ATに正
しいアドレスである“00₂”が入力される。奇数
バンク４８にはセレクタ４５２の働きにより、信
号RAHがアドレス端子ATに入力されるが、アン
ドゲート４４２の働きにより信号WEOが“０”
なので、誤まつた書込みが実行されることは無
い。

次に書込みデータについて説明する。第４図に
おいてサイクルでは信号が“１”なの
で、ラツチ６０はデータ線３０上の０番目の要求
と対応する信号WDATAをただちにデータ線８２
上に信号SDREとして出力する。第２図のセレク
タ４６１は、信号SWが“０”なのでデータ線８
２上の信号SDREを、データ線５５に出力する。
つまり、サイクルでは、０番目の書込みデータ
信号WDATAが正しく偶数バンク４７のデータ入
力端子DITに入力される。第２図の実施例では奇
数バンク４８のデータ入力端子DITにも０番目の
書込みデータが入力されるが、アンドゲート４４
２の働きにより信号WEOが“０”であることが
保証されるので、誤まつた書込みが実行されるこ
とは無い。

サイクルにも１番目の書込み要求が到着し、
かつサイクルの中にバンクへの書込みが実行され
るが、書込み先が奇数バンク４８である点がサイ
クルと異なる。つまり、第２図において信号
SWが“１”なので、信号WEEは“０”であり、
信号WEOは“１”である。信号WAHの値がセレ
クタ４５２により選択されて信号AOとして出力
され、信号SDROの値がセレクタ４６１により選
択されて信号DIOとして出力される。第４図の３
ビツトのCNT６４の値は、サイクルからサイ
クルに移る時、サイクルで信号WEが“１”
なので“001₂”に増加する。CNT６２の出力信
号WCNTとWCNTも、サイクルで信号WREQ
が“１”なのでサイクルではそれぞれ“１”と
“０”に反転している。サイクルでもアンドゲ
ート６８の出力が“０”なので、FF６３の出力
WREQDLは、サイクルにおいても“０”のま
まである。サイクルで信号のWDATAの内容は
ラツチ６０に保持されており、サイクルでも信
号SDERとして出力されているが使用されない。

サイクルには２番目の要求が到着し、サイク
ル中に偶数バンク４７に書込まれる。サイクル
において信号WEが“１”なので、CNT６４の
出力がサイクルでは“010₂”となり、２番目の
書き込み要求データ信号WDATAが偶数バンク４
７の１番目に書込まれる。

第６図のタイムチヤートでは、３番目の書込み
要求がサイクルではなくサイクルに到着した
場合の動作例を示している。サイクルでは、到
着する要求は奇数番目であり、かつ奇数バンク４
８はＷモードでないので、次のサイクルにおい
て３番目の書込み要求が奇数バンク４８で実行さ
れる。第４図において、サイクルでは、信号
WCNTが“１”でありかつ信号SWが“０”であ
る。EORゲート６７とANDゲート６８と６９に
働きにより信号線８９上の信号が“１”となり信
号線８８上の信号が“０”となる。FF６３は、
入力信号端子Ｄに“１”が入力されるので、次の
サイクルで初めて“１”を信号WREQDLに出
力する。バンク書込み許可信号WEは、サイクル
では“０”であり、サイクルで３番目の書込
みを指示するために“１”となる。この動作は、
前述した遅延書込み手順である。

書込みアドレスWAを作成するCNT６４は、サ
イクルとではWEが“０”なのでサイクル
からまで同一の値“011₂”を保持しており、サ
イクルでは奇数バンクメモリ４８にメモリアド
レスとして正しい値である。“01₂”が入力され
る。

次に、書込みデータについて説明する。サイク
ルに３番目の書込みデータ信号WDATAが到着
する。ラツチ６１のクロツク信号となる信号
WCNTがサイクルでは“１”、サイクルでは
“０”となるので、ラツチ６１の出力信号SDRO
の内容は、サイクルだけでなくサイクルでも
サイクルの信号WDATAの内容と同一である。

したがつて、サイクルにおいて奇数バンク４
８に３番目の要求の書込みデータを正しく入力す
ることができる。

第４図のＷ制御回路４２では、奇数バンク４８
が３番目の書込み要求をサイクルでは実行でき
ないが、次のサイクルでは実行できることを仮
定している。つまり、サイクルで信号SWが
“０”であれば、次のサイクルでは信号SWが
“１”となることを、SWの周期性から予測して
いる。

４番目の書込み要求も、偶数バンク４７がＷモ
ードでない時（サイクル）に到着するので一サ
イクル遅れて偶数バンク４７に書込まれる。

５番目の要求は、偶数バンク４８がＷモードの
時（サイクル）に到着するので、０番目，１番
目，２番目の要求と同様に、直ちに偶数バンク４
８に書込まれる。すなわち対応する信号WREQ
と信号WEが同一サイクルに“１”となる直接
書込み手順で実行される。

８個の書込要求をバンクに一回書込む毎に、３
ビツトのカウンタCNT６４はカウントアツプさ
れ、その出力は“000₂”から“111₂”まで増加す
る。サイクル１０には“000₂”に戻るかもしれな
いが、８番目の書込み要求が外部から到着しない
ので、偶数バンク４７の00₂番地の内容が破壊さ
れることは無い。

第５図は、Ｒ制御回路４３の回路図である。エ
ツジトリガ型カウンタ（以下、CNTと称す）１
００は、カウントアツプとカウントダウンが可能
な４ビツトのカウンタである。カウントアツプ端
子UPとカウントダウン端子DOWNの入力でカウ
ンタ１００のカウントアツプとダウンが指示され
る。端子UPの入力信号WEが“１”で、かつ端
子DOWNの入力信号RREQが“０”のとき、カ
ウンタ１００は、クロツク端子CKに入力される
クロツク信号Ｔの立ち上りで、“１”だけカウン
トアツプする。端子UPの入力信号WEが“０”
で、端子DOWNの入力信号RREQが“１”のと
き、同様に“１”だけカウントダウンする。両入
力がともに“０”か“１”の時にはカウントアツ
プもダウンもしないカウンタである。CNT１０
０の４ビツト出力REQCNTは４本のデータ線１
０１に出力される。CNT１００の値は書込まれ
たがまだ読出されていないデータの個数を示して
いる。CNT１００は、入力データの個数が０〜
８までの９種類分記憶できるように４ビツトカウ
ンタで構成されている。CNT１００はリセツト
端子Ｒに入力される初期値設定信号STARTでリ
セツトされる。CNT１００の４ビツトの出力
は、オワゲート１０４に入力され、各ビツトのオ
ワがとられその結果が信号線１０５に出力され
る。オワゲート１０４の出力が０でないときは、
バンク４７，４８に書込まれてまだ読み出されて
いないデータがあることを示す。CNT１０９
は、２進３ビツトカウンタであり、リセツト端子
Ｒに入力される初期値設定信号STARTでリセツ
トされ、カウントアツプ端子UPの入力信号
RREQが“１”のとき、クロツク端子CKに入力
されるクロツク信号Ｔの立ち上りのタイミングで
カウントアツプされる。

２進３ビツトのCNT１０９の値は、読出しア
ドレスを示している。CNT１０９はカウンタ値
の上位２ビツトをバンク読み出しアドレスRAH
としてアドレス線９９に出力し、下位１ビツトを
読出すべきバンクの偶奇を示す信号RALとして
信号線１１１に出力する。

１１２は今読み出すべきバンクと、モード指定
信号SWが読み出しを指定しているバンクと一致
しているかどうか検出するためのEORゲートで
ある。CNT１０９の最下位ビツト信号RALが
“０”のとき、偶数バンク４７が今読み出すべき
バンクであり、また信号SWが“１”のとき、こ
の偶数バンク４７がＲモードとなる。信号RAL
が“１”のとき、奇数バンク４８が今読み出すべ
きバンクであり、また信号SWが“０”のとき、
この奇数バンク４８がＲモードとなる。したがつ
て、EORゲート１１２は信号RALおよびSWが、
“０”および“１”、または“１”および“０”の
とき“１”を出力し、それ以外のとき、“０”を
出力するという条件を満足している。アンドゲー
ト１０６により、信号線１０５，１１３の信号の
論理積がとられる。したがつて、アンドゲート１
０６の出力である読み出し許可信号ROKが
“１”となるときは、バンク４７，４８に書込ま
れたデータでまだ読み出されていないデータがあ
り、かつ、読み出すべきデータがあるバンクが読
み出しモードになつている条件が成立したときの
みである。それ以外のときは“０”となる。信号
ROKは前述したようにFiFOメモリからデータの
読み出しが可能なことを知らせる信号である。

Ｒ制御回路の動作を、第６図のタイムチヤート
の動作例に基づいて説明する。信号線１５から入
力される読出し要求信号RREQは、信号ROKが
“１”の時のみ“１”なることが外部の回路で保
証されている。たとえば、第１図のパイブライン
制御論理回路３が保証する。また、一連の読出し
要求に先立つ信号STARTにより、CNT１００，
１０９が“０”に初期設定される点はＷ制御と同
じである。

０番目の書込みデータが偶数バンク４７に書込
まれるサイクルでは、信号WEは“１”となり
CNT１００がクロツク信号Ｔの次の立上りでカ
ウントアツプし、サイクルではその出力
REQCNTは“0001₂”となり、オワゲート１０４
は“１”を信号線１０５に出力しまだ読出されて
いないデータがバンクに存在することを示す。一
方サイクルでは信号SWは“１”であり偶数バ
ンクの４７がＲモードであることをEORゲート
１１２が検出し、“１”を信号線１１３に出力す
る。２つの条件が成立したことをアンドゲート１
０６が判定して信号ROKとして“１”を信号線
１３上に出力する。

第６図の例ではこの応答として外部からの信号
RREQが“１”となる場合を示している。信号線
１５上の信号RREQが“１”のときは、CNT１
０９をカウントアツプする。サイクルでは、同
時に１番目の書込みを示す信号WEが“１”とな
るため、CNT１００はカウント動作を実行しな
い。次のサイクルでも出力信号REQCNTは
“0001₂”のまま保持され、読出されていないデー
タが１個存在することを示す。サイクルでは、
CNT１０９の上位２ビツトの出力信号RAHは
“00”であり、データ線９９を経由して第２図の
選択回路４５に送られる。このサイクルでは信号
SWが“１”であり、選択回路４５内のセレクタ
４５１は信号RAHを選択してバンク４７のアド
レス端子ATに送出する。一方、第２図中のアン
ドゲート４４１は、信号SWが“１”のため信号
WEEを“０”とする。信号WEEが“０”である
ため、バンク４７は読出し動作を信号AEの示す
“00”番地に対して実行し、直前のサイクルで書
込まれた０番目のデータの内容を信号DOEとし
てデータ線４７１に出力する。第２図中のセレク
タ４９１は、信号SWが“１”であるので、信号
DOEを選択して信号RDATAとしてデータ線１０
に出力する。以上の動作により、サイクル中に
０番目のデータが信号RDATAに出力される。

１番目と２番目のデータの読出しも信号SWの
値と使用されるバンクの偶奇を除いては、同じ動
作を行なう。

３番目のデータの書込みは２番目のデータ書込
み完了後、さらに３サイクル後に実行されてい
る。そのため、２番目のデータを読出すサイクル
では、信号RREQが“１”でかつ信号WEが
“０”となつているのでCNT１００がカウンタダ
ウンされ、次のサイクルでは信号REQCNTは
“0000₂”となり、信号ROKが“０”となり、信
号RREQ＝“１”が入力されないはずであり、３
番目のデータに対する読出し動作は実行されな
い。３番目の書込み要求信号WREQに応答して
信号WEが“１”となるサイクルの次のサイクル
では、信号REQCNTが“0001₂”となり信号
ROKが“１”となる。しかし、第６図の動作例
では別の外部の要因により信号RREQが“０”に
なつたままの場合を示している。次のサイクル
では、信号SWが１となり３番目のデータの格納
されている奇数バンク４８がＲモードではないの
で信号ROKは“０”となる。このサイクルで
は、CNT１００の値は直前のサイクルで４番目
の書込みを反映して“0010₂”になつている。次
のサイクルでは、信号SWが“０”なので信号
ROKが“１”となり信号RREQとして“１”が
入力される例示されている。このサイクルで
は、信号REQCNTは“0011₂”にまで増加してい
る。

以下、４番目から７番目までのデータが連続し
て読出されている例が示されている。サイクル
で最後の７番目のデータが信号RDATAとして送
出されている。サイクルからサイクルまでの
13サイクルの間に８個の書込み要求と８個の読出
し要求がこのFiFOメモリでは処理されている。
特にサイクルからサイクルまでの４サイクル
の間には４個の書込み要求と４個の読出し要求が
各サイクルに各々１個ずつ並列に処理され、この
FiFOメモリの最大処理能力が発揮されている。

第７図に、本発明の一実施例として上述の
FiFOメモリを仲立として複数の演算器をプログ
ラムからの指示により動的に結合したデータ処理
装置の構成を示したものである。第６図までに説
明した、FiFOメモリを使用することにより間欠
的に書込みデータが発生しても正しく演算器から
演算器にデータを転送する機能が実現されてい
る。

パイプライン方式の演算ユニツト９０１，９０
２，９０３とFiFOメモリ９２１，９２２，９２
３，９２４，９２５との間に分配論理回路９１１
と９１２が介在する。分配論理回路９１１，９１
２は、各ユニツトの入力元と出力先にそれぞれ外
部からの指示によりFiFOメモリを割当てる機能
を持つ。分配論理回路９１１，９１２は複数個の
多入力セレクタ群からなり、公知のものである。
たとえば、ある時点ではユニツト９０３の入力と
してはFiFOバツフア９２１の出力を分配論理回
路９１２は選択し、ユニツト９０３の出力は
FiFOメモリ９２２の入力となる様に分配論理回
路９１１が選択することができ、別の時点ではユ
ニツト９０３の入力としてFiFOメモリ９２３、
出力としてはFiFOメモリ９２４を選択する様に
動的な再構成が可能である。分配論理回路９１
１，９１２は、セレクタを多数個を使用して構成
することができる。

なお、FiFOメモリ９２１，……，９２５の各
構成は第２図のFiFOメモリの回路４１を除いた
もので構成されており、回路４１に相当するもの
は、回路４１と同じ構成の回路９１０として設け
られ、各FiFOメモリ９２１，……，９２５間で
共用されている。

第７図の演算ユニツトには、四則演算を実行す
る算術演算ユニツトだけでなく、多量のデータを
記憶することが可能な記憶制御ユニツトであつて
もよい。

〔発明の効果〕

以上説明した様に本発明によれば、同時動作可
能な複数の演算器および記憶制御装置を動的に結
合し、かつ有効なデータが間欠に出力されても後
続の演算器に正しいデータを有効データとして後
続の演算器に入力するデータ処理装置を提供する
ことが可能である。

【図面の簡単な説明】

第１図はFiFOメモリが適用された従来のパイ
プライン方式の演算処理装置のブロツク図、第２
図は本発明で使用するFiFOメモリのブロツク
図、第３図Ａはバンクの動作モードを指定するモ
ード指定回路の一例を示す回路図、第３図Ｂは指
定信号SWによつて指定される各バンクのモード
を示す図、第４図はバンクの書込みを制御するＷ
制御回路の一例を示す回路図、第５図はバンクの
読出しを制御するＲ制御回路の一例を示す回路
図、第６図はFiFOメモリの動作を説明するため
のタイムチヤート、第７図は、本発明の一実施例
であるパイプライン方式のデータ処理装置のブロ
ツク図である。４１……モード指定回路、４７……偶数バン
ク、４８……奇数バンク、１００……書き込み読
み出し制御回路。

Claims

【特許請求の範囲】１それぞれが一群のデータを保持し、読出し動
作と書き込み動作が並列に実行可能な複数の記憶
手段と、順次入力されるデータに対して演算をそれぞれ
行い、演算結果に対応するデータを新たな入力デ
ータの受信と並行して出力する複数の演算手段
と、選択された第１の記憶手段から続み出された一
群のデータを順次少くとも一つの選択された演算
手段に供給し、該選択された演算手段から出力さ
れる一群のデータを選択された第２の記憶手段に
順次供給するように該複数の記憶手段と該複数の
演算手段とを命令に応答して選択的に接続する選
択手段と、該選択された第１の記憶手段に保持された一群
のデータを、あらかじめ定められた記憶位置の順
序に従い順次読み出すように該第１の記憶手段を
制御し、該選択された演算手段から出力される一
群のデータを、該第２の記憶手段にあらかじめ定
められた記憶位置の順序に従い書き込むように該
第２の記憶手段を制御する手段であつて、該第１
の記憶手段から次に読み出すべきデータがすでに
そこに存在するか否かを検出し、そのデータが存
在しないときには、そのデータの読出しを禁止す
るための検出・禁止手段を有する制御手段とから
なるデータ処理装置。２該制御手段は、各記憶手段ごとに設けられ、該検出・禁止手段
の制御のもとで、各記憶手段から一群のデータを
順次読み出す読出制御手段であつて、各記憶手段
内の記憶位置に対するアドレスをあらかじめ定め
られた順序で発生する読出カウンタを有するもの
と、各記憶手段ごとに設けられ、各記憶手段へ供給
される一群のデータを順次書き込む書込制御手段
であつて、各記憶手段内の記憶位置に対するアド
レスをあらかじめ定められた順序で発生する書込
カウンタを有するものと、からなる第１項のデータ処理装置。３該検出・禁止手段は、選択された該第１の記
憶手段に書き込まれたデータの数とそこからすで
に読み出されたデータの数との差から次に読み出
すべきデータがすでにそこに存在するか否かを検
出する手段を有する第１項又は第２項のデータ処
理装置。４該検出・禁止手段は、読み出し用に選択され
た一対の記憶手段の一方および他方に、次に読み
出すべき一対のデータの一方および他方がそれぞ
れすでに存在するかを検出し、該一対のデータの
いずれか一方が存在しないことが検出されたとき
に、該一対のデータの読み出しを禁止する手段を
有する第１項のデータ処理装置。５該検出・禁止手段は、各記憶手段ごとに設け
られた読出制御手段と書込制御手段にそれぞれ接
続され、各記憶手段ごとに、そこから次に続み出
すべきデータがすでに存在するか否かを検出する
複数の検出手段を有する第２項のデータ処理装
置。６該検出・禁止手段は該複数の検出手段の内、
読出し用に選択された記憶手段に対して設けられ
た検出手段からの、次に読み出すべきデータが存
在しないことを示す検出結果に応答して、該選択
された記憶手段からの、該データの読み出しを禁
止する禁止手段を有する第５項のデータ処理装
置。７該禁止手段は、読み出し用に選択された一対
の記憶手段に対してそれぞれ設けられた一対の検
出手段のいずれかからの、次に読み出すべき一対
のデータの一方あるいは他方のデータが存在しな
いことを示す検出結果に応答して、該一対の記憶
手段からの該一対のデータの読み出しを禁止する
手段を有する第６項のデータ処理装置。８該検出手段の各々は、対応する記憶手段にす
でに書き込まれたデータの数とそこから読み出さ
れたデータの数の差から、次に読み出すべきデー
タの存在を検出する手段である第５項のデータ処
理装置。