JPS6214941B2 - - Google Patents

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Publication number
JPS6214941B2
JPS6214941B2 JP54078485A JP7848579A JPS6214941B2 JP S6214941 B2 JPS6214941 B2 JP S6214941B2 JP 54078485 A JP54078485 A JP 54078485A JP 7848579 A JP7848579 A JP 7848579A JP S6214941 B2 JPS6214941 B2 JP S6214941B2
Authority
JP
Japan
Prior art keywords
oxide film
phosphorus
forming
glass layer
vapor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54078485A
Other languages
English (en)
Other versions
JPS562638A (en
Inventor
Seiichiro Takabayashi
Masanori Sakata
Yoshiaki Yadoiwa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP7848579A priority Critical patent/JPS562638A/ja
Publication of JPS562638A publication Critical patent/JPS562638A/ja
Publication of JPS6214941B2 publication Critical patent/JPS6214941B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60Formation of materials, e.g. in the shape of layers or pillars of insulating materials

Landscapes

  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法にかかり、とく
に耐湿性を向上したリンガラス層を有する半導体
装置の製造方法に関するものである。
半導体装置特に半導体集積回路装置では、微細
化が進み、それに伴い金属配線層の幅も著しく細
くなつて来ている。さらに多層配線化が進み、金
属配線が横切る下層に非常に大きな段差が出来る
のが普通で断線の原因となつている。この段差を
なくすために通常高濃度のリンを含んだリンガラ
ス層を金属配線下に形成しリンガラスの流動性を
利用し段部を滑らかにし断線を防いでいる。
しかしながらこの方法の欠点として耐湿性に弱
い点がある。リンガラスは吸水性があり、さらに
水と反応しリン酸となりこれが高温高湿状態では
金属配線を侵食し、断線を起こさせるのである。
特に素子をプラスチツクパツケージに組み込んだ
場合には、プラスチツクパツケージは防水性がセ
ラミツク、カンケース等に比べ格段に劣るため、
長時間高温高湿の雰囲気中にさらされると容易に
水分が素子表面にまで達し、素子のリンガラス層
と反応し、リン酸が生成し、金属配線の腐食が起
こる。このため、リンガラス層を含んだ素子のプ
ラスチツクパツケージ品の耐湿性を推持するのが
非常に困難なものとされていた。
近来、この種の素子の耐湿性を上げるためプラ
ズマ窒化膜で素子表面をパツシベーシヨンする方
法が取られる様になつた。たしかにこの窒化膜の
耐湿性への効果は非常に大きなものであるが、一
つ大きな欠点がある。それは、プラズマ窒化膜の
成長時に素子にダメージを与え、リーク電流を増
加させることである。そのためリーク電流にきび
しい品種(例えば半導体メモリー)では歩留低下
の原因となつている。
本発明はこの様に素子の特性をそこねることな
しに、耐湿性を向上させることを可能とするもの
である。
本発明は、半導体素子上に形成された高濃度の
リンガラス層の上に、リン(P2O5)を1〜7モル
%ドープした気相成長酸化膜を0.2〜1.5μの厚さ
に形成し、このリンドープ酸化膜を熱処理して、
緻密化し、高濃度のリンガラス層と金属配線(例
えばアルミニウム配線)を直接接触させない様に
したことを特徴とする。
リンドープ気相成長酸化膜によつて、外部から
のリンガラス層への水の浸入を止めて、リン酸の
溶け出しによる金属配線の腐食を防止するのであ
る。ここで、用いる気相成長酸化膜は、成長後
は、ポーラスで透水性があるため、そのままでは
使用出来ないのであるが本発明の様に、リン
(P2O5)の適量のドープと熱処理により熱酸化膜
に近い緻密な膜が得られ、防水効果を有する様に
なる。
次に第1図に本発明をN−チヤンネルシリコン
ゲートMOS、LSIに適用した実施例を示す。ま
ず、フイールド部の酸化膜2、ゲート酸化膜3、
およびポリシリコンのゲート電極4が形成されて
いる(第1図a)。次いでリン拡散し、ソース・
ドレイン領域5を形成した後、0.5μmの高濃度
のリンガラス層6を気相成長により形成する(第
1図b)。次にリンガラス層6にコンタクトの穴
をあけた後に、リン(P2O5)を4モル%ドープし
た気相成長酸化膜7を約0.5μm成長させた、次
いで高温(900〜1000℃)で熱処理して該酸化膜
を緻密化させた(第1図c)。次に再びコンタク
トの穴をあけた後、アルミ蒸着し、パターニング
して配線8を形成し、最後にカバーとしてボンデ
イングパツド部以外は気相成長膜9で被服する
(第1図d)。
尚、リンをドープした気相成長膜の熱処理は他
の高温の熱工程で代用することも可能である。こ
の様にして作られた試料をプラスチツクケースに
組み込み、高圧下で高温高湿の寿命試験を行つた
ところ、対策していない試料の3倍以上の寿命を
示し、本発明の効果が如実に表われた。第2図に
気相成長酸化膜に、ドープしたリン(P2O5)の濃
度と高圧下での高温高湿の寿命試験を行つた時の
寿命時間の関係をリンをドープしない場合の寿命
時間を基準に取りその倍率によつて示した。これ
によるとドープするリンの濃度を1〜7モル%に
すると効果が得られることがわかる。
【図面の簡単な説明】
第1図aから第1図dは本発明の一実施例を工
程順に示した断面図である。第2図は気相成長酸
化膜にドープしたリンのモル濃度と寿命時間の関
係を示す図である。 尚図において1……シリコン基板、2……酸化
膜、3……ゲート酸化膜、4……ポリシリコンの
ゲート電極、5……ソース・ドレイン拡散領域、
6……リンガラス層、7……リンドープ気相成長
酸化膜、8……アルミ配線、9……気相成長酸化
膜である。

Claims (1)

    【特許請求の範囲】
  1. 1 フイールド酸化膜、ゲート酸化膜、ゲート電
    極が設けられている半導体基板にソース、ドレイ
    ン領域を形成する工程と、しかる後に前記フイー
    ルド酸化膜、ゲート電極、ソース、ドレイン領域
    を高濃度のリンガラス層で被覆する工程と、前記
    高濃度のリンガラス層に直接被着してP2O5を1
    〜7モル%含み厚さが0.2μm〜1.5μmの酸化膜
    を形成する工程と、熱処理に前記酸化膜を緻密化
    させる工程と、前記酸化膜に直接被着して前記ソ
    ース、ドレイン領域に接続せるアルミニウム配線
    層を形成する工程と、全体を気相成長膜で被覆す
    る工程とを有することを特徴とする半導体装置の
    製造方法。
JP7848579A 1979-06-21 1979-06-21 Manufacture of semiconductor device Granted JPS562638A (en)

Priority Applications (1)

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JP7848579A JPS562638A (en) 1979-06-21 1979-06-21 Manufacture of semiconductor device

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JP7848579A JPS562638A (en) 1979-06-21 1979-06-21 Manufacture of semiconductor device

Publications (2)

Publication Number Publication Date
JPS562638A JPS562638A (en) 1981-01-12
JPS6214941B2 true JPS6214941B2 (ja) 1987-04-04

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ID=13663279

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JP7848579A Granted JPS562638A (en) 1979-06-21 1979-06-21 Manufacture of semiconductor device

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0691074B2 (ja) * 1985-03-30 1994-11-14 ソニー株式会社 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5348681A (en) * 1976-10-15 1978-05-02 Matsushita Electronics Corp Semiconductor device and its production

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Publication number Publication date
JPS562638A (en) 1981-01-12

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