JPS62166565A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62166565A JPS62166565A JP934186A JP934186A JPS62166565A JP S62166565 A JPS62166565 A JP S62166565A JP 934186 A JP934186 A JP 934186A JP 934186 A JP934186 A JP 934186A JP S62166565 A JPS62166565 A JP S62166565A
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- thin film
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- semiconductor substrate
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＬＤＤ構造のトランジスタを筒単に構成する半
導体装置の製造方法に関するものである。
導体装置の製造方法に関するものである。
（ロ）従来の技術
従来ＬＤＤ構造を有するＭＯＳ ）ランジスタの製造方
法は、■Ｓｉ３Ｎ４暎あるいは５ｉ０２暎をエツチング
マスクとし、ゲート電極材料であるポリシリコンをアン
ダーカットしてｎ−領域を形成する方法（Ｓ 、０ＧＵ
ＲＡｅｔ ａｔ、ＩＥＥＥ Ｔｒａｎｓ、ＥＤ−２７，
８，１９８０年８月１３６０頁）。・２）ｎ−領域形成
後、ゲート周囲にサイドフォールを形成しこれをマスク
としてｎ＋領領域形成する方法（三橋他 半導体集積回
路技術 第２８回シンボジクム（１９８５）６０）等が
ある。
法は、■Ｓｉ３Ｎ４暎あるいは５ｉ０２暎をエツチング
マスクとし、ゲート電極材料であるポリシリコンをアン
ダーカットしてｎ−領域を形成する方法（Ｓ 、０ＧＵ
ＲＡｅｔ ａｔ、ＩＥＥＥ Ｔｒａｎｓ、ＥＤ−２７，
８，１９８０年８月１３６０頁）。・２）ｎ−領域形成
後、ゲート周囲にサイドフォールを形成しこれをマスク
としてｎ＋領領域形成する方法（三橋他 半導体集積回
路技術 第２８回シンボジクム（１９８５）６０）等が
ある。
（ハ）発明が解決しようとする問題点
これらの従来方法で問題となるのは■の方法ではポリシ
リコンはゲート材料として通常暎厚を６０００〜４００
０Ａ程形成しているがアンダーカットを行なう手段とし
て等方性の強いエッチングを行なう必要があり微細加工
には適さない。また、■の方法ではサイドフォールの形
成工程が繁雑であるという問題点がある。
リコンはゲート材料として通常暎厚を６０００〜４００
０Ａ程形成しているがアンダーカットを行なう手段とし
て等方性の強いエッチングを行なう必要があり微細加工
には適さない。また、■の方法ではサイドフォールの形
成工程が繁雑であるという問題点がある。
゛本発明は以上の点に留意してなされたものであり、サ
イドフォール形成のだめの繁雑な工程を省きかつ、ゲー
ト材料であるポリシリコンの線幅コントロールを異方性
エツチングのみで行ない、微細加工に耐えうるＬＤＤ構
造のトランジスタを簡単に構成する半導体装置の製造方
法を提供しようとするものである。
イドフォール形成のだめの繁雑な工程を省きかつ、ゲー
ト材料であるポリシリコンの線幅コントロールを異方性
エツチングのみで行ない、微細加工に耐えうるＬＤＤ構
造のトランジスタを簡単に構成する半導体装置の製造方
法を提供しようとするものである。
に）問題点を解決するための手段
本発明は、半導体基板上に第１の薄膜を形成し、この第
１の薄膜上に導電性を有する第２の薄膜を形成し、さら
にこの第２の薄膜上に発泡剤を混入した感光性樹脂より
なる第３の薄膜を形成する第１の工程と、前記第５の薄
膜をパターニング後、異方性エツチングにより前記第２
の薄膜に該第５の薄膜パターンを転写する第２の工程と
、前記第５及び第２の薄膜パターンをマスクとして前記
半導体基板内に不純物イオンを第１深さ領域まで注入す
る第５の工程と、前記発泡剤入りの感光性樹脂を膨脹さ
せた後、この膨脹された第５の薄膜パターンをマスクと
して前記半導体基板内に不純物イオンを前記第１深さ領
域よりも深い第２深さ領域まで注入する第４の工程と、
前記第２の薄膜パターン上の前記膨脹された第５の薄膜
パターンを除去する第５の工程を含むことを特徴とする
半導体装置の製造方法である。
１の薄膜上に導電性を有する第２の薄膜を形成し、さら
にこの第２の薄膜上に発泡剤を混入した感光性樹脂より
なる第３の薄膜を形成する第１の工程と、前記第５の薄
膜をパターニング後、異方性エツチングにより前記第２
の薄膜に該第５の薄膜パターンを転写する第２の工程と
、前記第５及び第２の薄膜パターンをマスクとして前記
半導体基板内に不純物イオンを第１深さ領域まで注入す
る第５の工程と、前記発泡剤入りの感光性樹脂を膨脹さ
せた後、この膨脹された第５の薄膜パターンをマスクと
して前記半導体基板内に不純物イオンを前記第１深さ領
域よりも深い第２深さ領域まで注入する第４の工程と、
前記第２の薄膜パターン上の前記膨脹された第５の薄膜
パターンを除去する第５の工程を含むことを特徴とする
半導体装置の製造方法である。
（ホ）作 用
本発明は発泡剤入り感光性樹脂（レジスト）をマスクに
して半導体基板内にｎＩ域用のイオン注入を行ない、続
いてこのレジストを膨脹させてこの膨脹させたレジスト
をマスクとしてｎ＋領領域のイオン注入を行なうように
しているので、ポリシリコンの線幅コントロールは異方
性エツチングにより行なうため微細加工に有利であシ、
またサイドフォールを形成する技術に比べて工程が単純
でありＬＤＤ構造のトランジスタを容易に製造すること
ができる。
して半導体基板内にｎＩ域用のイオン注入を行ない、続
いてこのレジストを膨脹させてこの膨脹させたレジスト
をマスクとしてｎ＋領領域のイオン注入を行なうように
しているので、ポリシリコンの線幅コントロールは異方
性エツチングにより行なうため微細加工に有利であシ、
またサイドフォールを形成する技術に比べて工程が単純
でありＬＤＤ構造のトランジスタを容易に製造すること
ができる。
（へ）実施例
本発明方法の１実施例を第１図〜第５図の工程図に従い
説明する。
説明する。
シリコン単結晶よりなる半導体基板（１）上に熱酸化法
によりゲート酸化膜（第１の薄膜）（２）を形成し、こ
の酸化膜上にＣＶＤ去でポリシリコン膜（第２の薄膜）
（３）を形成し、さらにこのポリシリコン膜上に発泡剤
を混入した感光性樹脂（レジスト）よりなるレジスト膜
（第５の薄膜）（４）を形成する（第１の工程、第１図
）。
によりゲート酸化膜（第１の薄膜）（２）を形成し、こ
の酸化膜上にＣＶＤ去でポリシリコン膜（第２の薄膜）
（３）を形成し、さらにこのポリシリコン膜上に発泡剤
を混入した感光性樹脂（レジスト）よりなるレジスト膜
（第５の薄膜）（４）を形成する（第１の工程、第１図
）。
レジスト膜１４１をパターニングした後、このレジスト
パターン（４ａ）をマスクとして異方性エツチング法に
よりポリシリコン膜（３）をエツチング除去し、レジス
トパターンに一致するポリシリコンパターン（６ａ）を
転写形成する（第２の工程）。
パターン（４ａ）をマスクとして異方性エツチング法に
よりポリシリコン膜（３）をエツチング除去し、レジス
トパターンに一致するポリシリコンパターン（６ａ）を
転写形成する（第２の工程）。
その後、両パターンをマスクとして、ｎ−領域を形成す
るための不純物注入を、６０ＫｅＶ、１×１０ 副 程
度の条件で行なう（第５の工程）。
るための不純物注入を、６０ＫｅＶ、１×１０ 副 程
度の条件で行なう（第５の工程）。
（５）は半導体基板１１）内に第１の深さ領域まで注入
されたｎ−領域である（第２図）。
されたｎ−領域である（第２図）。
第５エ程終了後の基板を１５０〜２００℃で熱処理を施
し、発泡剤入りのレジストパターン（４ａ）を膨脹させ
る。（４ｂ）は膨脹されたレジストパターンを示す。尚
、本実施例に用いるレジストは、たとえば従来のホトレ
ジスト（例えばボジレジス）ＡＺ１３５０Ｊ等）中に発
泡剤（例えばギ酸アンモニクム、蓚酸、蓚酸アンモニク
ム、炭酸アンモニクム等を単数あるいは複数混合したも
の〕を２〜１０％混入したものである。この膨脹された
レジストパターン（４ｂ）をマスクとして、ｎ＋領領域
形成するための不純物注入を、８０ＫｅＶ、１Ｘ１０１
５〜５Ｘ１０１５１２程度の条件で行なう（第４の工程
）。（６）はこの注入により半導体基板（１）内に上記
第１深さ領域よりも深い第２深さ領域まで注入形成され
た？領域である（第４図）。
し、発泡剤入りのレジストパターン（４ａ）を膨脹させ
る。（４ｂ）は膨脹されたレジストパターンを示す。尚
、本実施例に用いるレジストは、たとえば従来のホトレ
ジスト（例えばボジレジス）ＡＺ１３５０Ｊ等）中に発
泡剤（例えばギ酸アンモニクム、蓚酸、蓚酸アンモニク
ム、炭酸アンモニクム等を単数あるいは複数混合したも
の〕を２〜１０％混入したものである。この膨脹された
レジストパターン（４ｂ）をマスクとして、ｎ＋領領域
形成するための不純物注入を、８０ＫｅＶ、１Ｘ１０１
５〜５Ｘ１０１５１２程度の条件で行なう（第４の工程
）。（６）はこの注入により半導体基板（１）内に上記
第１深さ領域よりも深い第２深さ領域まで注入形成され
た？領域である（第４図）。
この第４の工程の終了後、膨脹されたレジストパターン
（４ｂ）をレジスト剥ｆｔＩ液（例えばＪ−１０等）に
よって除去し、更に、９００℃６０分程度Ｎ２中でアニ
ールする（第５の工程）。これにより半導体基板内の、
ゲート電極直下に隣接する領域に図示の如きＬＤＤ構造
１７）が形成される。
（４ｂ）をレジスト剥ｆｔＩ液（例えばＪ−１０等）に
よって除去し、更に、９００℃６０分程度Ｎ２中でアニ
ールする（第５の工程）。これにより半導体基板内の、
ゲート電極直下に隣接する領域に図示の如きＬＤＤ構造
１７）が形成される。
（ト）発明の効果
本発明は上述の如く構成されているので、すなわち通常
の拡散層形成工程に比べて、レジスト膜を膨脹させるベ
ーキング工程と、ｎ−領域形成のだめのイオン注入工程
を増設することによりＬＤＤｉ造のトランジスタを形成
でき、工程の単純化が図れる。また、ゲート電極の線幅
は異方性エツチング法によりフントロールされているの
で再現性よく形成され、微細加工に適している。
の拡散層形成工程に比べて、レジスト膜を膨脹させるベ
ーキング工程と、ｎ−領域形成のだめのイオン注入工程
を増設することによりＬＤＤｉ造のトランジスタを形成
でき、工程の単純化が図れる。また、ゲート電極の線幅
は異方性エツチング法によりフントロールされているの
で再現性よく形成され、微細加工に適している。
第１図、第２図、第５図、第４図、第５図は本発明方法
の１実施例の工程図である。 （１）・・・半導体基板、Ｃ２）・・・第１の薄膜、（
３）・・・第２の薄膜、１４）・・・第５の＃膜、（４
ｂ）・・・Ｗ脹されたレジストパターン。
の１実施例の工程図である。 （１）・・・半導体基板、Ｃ２）・・・第１の薄膜、（
３）・・・第２の薄膜、１４）・・・第５の＃膜、（４
ｂ）・・・Ｗ脹されたレジストパターン。
Claims (1)
- （１）半導体基板上に第１の薄膜を形成し、この第１の
薄膜上に導電性を有する第２の薄膜を形成し、さらにこ
の第２の薄膜上に発泡剤を混入した感光性樹脂よりなる
第５の薄膜を形成する第１の工程と、前記第３の薄膜を
パターニング後、異方性エッチングにより前記第２の薄
膜に該第３の薄膜パターンを転写する第２の工程と、前
記第３及び第２の薄膜パターンをマスクとして前記半導
体基板内に不純物イオンを第１深さ領域まで注入する第
３の工程と、前記発泡剤入りの感光性樹脂を膨脹させた
後、この膨脹された第３の薄膜パターンをマスクとして
前記半導体基板内に不純物イオンを前記第１深さ領域よ
りも深い第２深さ領域まで注入する第４の工程と、前記
第２の薄膜パターン上の前記膨脹された第３の薄膜パタ
ーンを除去する第５の工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP934186A JPS62166565A (ja) | 1986-01-20 | 1986-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP934186A JPS62166565A (ja) | 1986-01-20 | 1986-01-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62166565A true JPS62166565A (ja) | 1987-07-23 |
Family
ID=11717767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP934186A Pending JPS62166565A (ja) | 1986-01-20 | 1986-01-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62166565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177828A (ja) * | 1990-11-13 | 1992-06-25 | Nec Yamaguchi Ltd | 半導体装置の製造方法 |
-
1986
- 1986-01-20 JP JP934186A patent/JPS62166565A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177828A (ja) * | 1990-11-13 | 1992-06-25 | Nec Yamaguchi Ltd | 半導体装置の製造方法 |
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