JPS62177632A - デ−タ処理装置の異常処理方式 - Google Patents
デ−タ処理装置の異常処理方式Info
- Publication number
- JPS62177632A JPS62177632A JP61018018A JP1801886A JPS62177632A JP S62177632 A JPS62177632 A JP S62177632A JP 61018018 A JP61018018 A JP 61018018A JP 1801886 A JP1801886 A JP 1801886A JP S62177632 A JPS62177632 A JP S62177632A
- Authority
- JP
- Japan
- Prior art keywords
- vector table
- address
- trouble
- rom
- trouble processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、マイクロプロセッサを用いたデータ処理装置
の異常処理方式に関する。
の異常処理方式に関する。
［発明の技術的背景とその問題点］
従来、この種のデータ処理装置は、例えば第３図に示す
ように構成されている。システムバス１０に接続されて
いるマイクロプロセッサ１は、チップセレクトロジック
２によって選択される同システムバス１０に接続されて
いるＲＡＭ３又はＲＯＭ４のいずれか一方にアクセスし
てデータ処理を行う。この時、マイクロプロセッサ１に
メモリ保護機能がない場合、ＲＡＭａ上のデータ、プロ
グラム、割込ベクタテーブル等は常にマイクロプロセッ
サ１によって書き換え可能となっている。このため、異
常処理ルーチンをＲＯＭ４上においておいても、ＲＡＭ
ａ上の異常処理用の割込ベクタテーブルがマイクロプロ
セッサ１の暴走等によってこわされると、異常処理ルー
チンを起動することができなくなる。従って、このよう
な場合、どのような異常が起こったかどうかも分らず、
データ処理装置のトラブル処理が非常に困難となる欠点
がおった。
ように構成されている。システムバス１０に接続されて
いるマイクロプロセッサ１は、チップセレクトロジック
２によって選択される同システムバス１０に接続されて
いるＲＡＭ３又はＲＯＭ４のいずれか一方にアクセスし
てデータ処理を行う。この時、マイクロプロセッサ１に
メモリ保護機能がない場合、ＲＡＭａ上のデータ、プロ
グラム、割込ベクタテーブル等は常にマイクロプロセッ
サ１によって書き換え可能となっている。このため、異
常処理ルーチンをＲＯＭ４上においておいても、ＲＡＭ
ａ上の異常処理用の割込ベクタテーブルがマイクロプロ
セッサ１の暴走等によってこわされると、異常処理ルー
チンを起動することができなくなる。従って、このよう
な場合、どのような異常が起こったかどうかも分らず、
データ処理装置のトラブル処理が非常に困難となる欠点
がおった。
「発明の目的］
本発明の目的は、上記の欠点に鑑み、どのような異常が
発生しても、ＲＡＭ上の異常処理用の割込ベクタテーブ
ルの破壊を防止して異常処理ルーチンだけは常に起動で
きるようにしてトラブル処理を容易に行なうことができ
るデータ処理装置の異常処理方式を提供することにおる
。
発生しても、ＲＡＭ上の異常処理用の割込ベクタテーブ
ルの破壊を防止して異常処理ルーチンだけは常に起動で
きるようにしてトラブル処理を容易に行なうことができ
るデータ処理装置の異常処理方式を提供することにおる
。
［発明の概要］
本発明は、異常が発生してマイクロプロセッサがＲＡＭ
上の異常処理用の割込ベクタテーブルを書き換えるべく
、このテーブルにアクセスしようとする動作が発生した
場合、これを検出してチップセレクトロジックの切換ロ
ジックを直ちにＲＯＭを選択するように切換える制御を
行なうことにより、どのような異常が発生してもＲＡＭ
上の割込ベクタテーブルの破壊を防止して、異常処理ル
ーチンだけは常に起動できるようにして、トラブル処理
を容易に行ない得る目的を達成するものでおる。
上の異常処理用の割込ベクタテーブルを書き換えるべく
、このテーブルにアクセスしようとする動作が発生した
場合、これを検出してチップセレクトロジックの切換ロ
ジックを直ちにＲＯＭを選択するように切換える制御を
行なうことにより、どのような異常が発生してもＲＡＭ
上の割込ベクタテーブルの破壊を防止して、異常処理ル
ーチンだけは常に起動できるようにして、トラブル処理
を容易に行ない得る目的を達成するものでおる。
［発明の実施例］
以下本発明の一実施例を従来例と同一部には同一符号を
付して図面を参照して説明する。第１図は本発明の一実
施例を示すブロック図である。１はメモリ保護機能のな
いマイクロプロセッサ、２はＲＡＭ３又はＲＯＭ４のい
ずれか一方を選択するためのチップセレクトロジック、
３はデータ、プログラム、割込ベクタテーブルを記憶す
るＲＡＭ、４はデータ、プログラムを記憶するＲＯＭ。
付して図面を参照して説明する。第１図は本発明の一実
施例を示すブロック図である。１はメモリ保護機能のな
いマイクロプロセッサ、２はＲＡＭ３又はＲＯＭ４のい
ずれか一方を選択するためのチップセレクトロジック、
３はデータ、プログラム、割込ベクタテーブルを記憶す
るＲＡＭ、４はデータ、プログラムを記憶するＲＯＭ。
５は周辺ＬＳＩ、６は装置の動作モードを設定する動作
モード設定用のフリップフロップ、１０はマイクロプロ
セッサ１、ＲＡＭ３、ＲＯＭ４、周辺ＬＳＩ５及びフリ
ップフロップ６等を共通に接続するシステムバス、２１
はチップセレクトロジック２内のチップセレクト信号を
切換えるための切換ロジックでおる。
モード設定用のフリップフロップ、１０はマイクロプロ
セッサ１、ＲＡＭ３、ＲＯＭ４、周辺ＬＳＩ５及びフリ
ップフロップ６等を共通に接続するシステムバス、２１
はチップセレクトロジック２内のチップセレクト信号を
切換えるための切換ロジックでおる。
第２図は第１図に示した本発明の要部の詳細ブロック図
である。７は切換ロジックの一部を構成するアドレスデ
コーダ、８は切換ロジックの一部を構成しアドレスデコ
ーダ７からの信号とフリップフロップ６からの信号のア
ンド条件をとり、それを切換ロジック２１に出力するア
ンドゲートである。他の構成は第１図に示したそれと同
一であるが、ＲＡＭ３には割込ベクタテーブル及び処理
プログラム等が格納され、ＲＯＭ４には初期化ルーチン
及び異常処理ルーチン等が格納されている。
である。７は切換ロジックの一部を構成するアドレスデ
コーダ、８は切換ロジックの一部を構成しアドレスデコ
ーダ７からの信号とフリップフロップ６からの信号のア
ンド条件をとり、それを切換ロジック２１に出力するア
ンドゲートである。他の構成は第１図に示したそれと同
一であるが、ＲＡＭ３には割込ベクタテーブル及び処理
プログラム等が格納され、ＲＯＭ４には初期化ルーチン
及び異常処理ルーチン等が格納されている。
次に本実施例の動作について説明する。先ず、マイクロ
プロセッサ１のリセットにより、チップセレクトロジッ
ク２の切換ロジック２１によりＲＯＭ４が選択されて、
ＲＯＭ４上の初期化ルーチンが走り、この初期化ルーチ
ンによりフッツブフロップ６がリセットされて装置はオ
フラインモードとなる。上記初期化が終了すると、フリ
ップフロップ６がセットされ、装置はオンラインモード
となり、チップセレクトロジック２の切換ロジック２１
によりＲＡＭ３が選択され、このＲＡＭａ上の処理プロ
グラムへマイクロプロセッサ１の処理が分岐する。ここ
で、異常が発生して、マイクロプロセッサ１がＲＯＭ４
上の異常処理ルーチンへ分岐するためのＲＡＭａ上にあ
る異常処理用の割込ベクタテーブルを書き換えようとし
た場合、アドレスデコーダ７に、マイクロプロセッサ１
がＲＡＭ３上の割込ベクタテーブルへアクセスするため
に出力するアドレスが入力される。このアドレスが割込
ベクタテーブルのアドレスを示す特定アドレス１００で
あった場合、アドレスデコーダ７は割込ベクタテーブル
アドレス検出信号＜１１９１をアンドゲート８の一方の
入力端子に出力する。なあ、この時上記の如くフリップ
フロップ６はセットされていてセット信号４４１ ＃＃
をアンドゲート８に出力しているため、アンドゲート８
におけるアンド条件がとれ、その結果でおる“１パ信号
を切換ロジック２１に与える。切換ロジック２１はアン
ド条件８からの“１″信号が入力されると、無条件にＲ
ＯＭ４を選択するチップセレクト信号を出力し、この結
果ＲＯＭ４が選択される。これにより、マイクロプロセ
ッサ１はＲＡＭ３にアクセスできなくなり、ＲＡＭａ上
の割込ベクタテーブル上の異常処理用の割込ベクタがこ
わされずに済み、適切な異常処理がこの異常処理用割込
ベクタを用いて行うことができる。その後、ＲＯＭＪ上
の異常処理ルーチンが起動されると、フリップフロップ
６はリセットされてオフラインモードとなると共に、ア
ドレスデコーダ７をリセットして、このデコーダ７から
出力されている割込ベクタテーブルアドレス検出信号の
出力を停止する。なお、上記異常処理ルーチンが起動さ
れると装置がオフラインモードとなるため、このルーチ
ンによりマイクロプロセッサ１はメモリの全領域を正常
にアクセスすることができ、円滑な異常処理が行われる
。
プロセッサ１のリセットにより、チップセレクトロジッ
ク２の切換ロジック２１によりＲＯＭ４が選択されて、
ＲＯＭ４上の初期化ルーチンが走り、この初期化ルーチ
ンによりフッツブフロップ６がリセットされて装置はオ
フラインモードとなる。上記初期化が終了すると、フリ
ップフロップ６がセットされ、装置はオンラインモード
となり、チップセレクトロジック２の切換ロジック２１
によりＲＡＭ３が選択され、このＲＡＭａ上の処理プロ
グラムへマイクロプロセッサ１の処理が分岐する。ここ
で、異常が発生して、マイクロプロセッサ１がＲＯＭ４
上の異常処理ルーチンへ分岐するためのＲＡＭａ上にあ
る異常処理用の割込ベクタテーブルを書き換えようとし
た場合、アドレスデコーダ７に、マイクロプロセッサ１
がＲＡＭ３上の割込ベクタテーブルへアクセスするため
に出力するアドレスが入力される。このアドレスが割込
ベクタテーブルのアドレスを示す特定アドレス１００で
あった場合、アドレスデコーダ７は割込ベクタテーブル
アドレス検出信号＜１１９１をアンドゲート８の一方の
入力端子に出力する。なあ、この時上記の如くフリップ
フロップ６はセットされていてセット信号４４１ ＃＃
をアンドゲート８に出力しているため、アンドゲート８
におけるアンド条件がとれ、その結果でおる“１パ信号
を切換ロジック２１に与える。切換ロジック２１はアン
ド条件８からの“１″信号が入力されると、無条件にＲ
ＯＭ４を選択するチップセレクト信号を出力し、この結
果ＲＯＭ４が選択される。これにより、マイクロプロセ
ッサ１はＲＡＭ３にアクセスできなくなり、ＲＡＭａ上
の割込ベクタテーブル上の異常処理用の割込ベクタがこ
わされずに済み、適切な異常処理がこの異常処理用割込
ベクタを用いて行うことができる。その後、ＲＯＭＪ上
の異常処理ルーチンが起動されると、フリップフロップ
６はリセットされてオフラインモードとなると共に、ア
ドレスデコーダ７をリセットして、このデコーダ７から
出力されている割込ベクタテーブルアドレス検出信号の
出力を停止する。なお、上記異常処理ルーチンが起動さ
れると装置がオフラインモードとなるため、このルーチ
ンによりマイクロプロセッサ１はメモリの全領域を正常
にアクセスすることができ、円滑な異常処理が行われる
。
本実施例によれば、マイクロプロセッサ１上のプログラ
ムの暴走等により異常処理用の割込ベクタテーブルの破
壊を防止して、どのような場合でも異常処理ルーチンを
起動できるようにして異常処理を容易に行うことができ
る。
ムの暴走等により異常処理用の割込ベクタテーブルの破
壊を防止して、どのような場合でも異常処理ルーチンを
起動できるようにして異常処理を容易に行うことができ
る。
［発明の効果］
以上記述した如く本発明のマイクロプロセッサを用いた
データ処理装置の異常処理方式によれば、異常が発生し
てマイクロプロセッサがＲＡＭ上の割込ベクタテーブル
を書き換えるべく、このテーブルにアクセスしようとす
る動作が発生した場合、これを検出してチップセレクト
ロジックの切換ロジックを直ちにＲＯＭを運択するよう
に切換える制御を行なうことにより、どうような異常が
発生してもＲＡ〜１上の異常処理用の割込ベクタテーブ
ルの破壊を防止して、常に異常処理ルーチンを起動でき
るようにして、トラブル処理を容易に行ない得る効果が
ある。
データ処理装置の異常処理方式によれば、異常が発生し
てマイクロプロセッサがＲＡＭ上の割込ベクタテーブル
を書き換えるべく、このテーブルにアクセスしようとす
る動作が発生した場合、これを検出してチップセレクト
ロジックの切換ロジックを直ちにＲＯＭを運択するよう
に切換える制御を行なうことにより、どうような異常が
発生してもＲＡ〜１上の異常処理用の割込ベクタテーブ
ルの破壊を防止して、常に異常処理ルーチンを起動でき
るようにして、トラブル処理を容易に行ない得る効果が
ある。
第１図は本発明の一実施例を示したブロック図、第２図
は第１図における本発明に係わる要部の詳細例を示した
ブロック図、第３図は従来のマイクロプロセッサを用い
たデータ処理装置の一例を示 ゛したブロック図でおる
。 １・・・マイクロプロセッサ ２・・・チップセレクトロジック ３−ＲＡＭ ４・ＲＯＭ ６・・・フリップフロップ ７・・・アドレスデコーダ ８・・・アンドゲート 代理人 弁理士 本 １） 崇 第１図 第３図 （”＋−１ぐ
は第１図における本発明に係わる要部の詳細例を示した
ブロック図、第３図は従来のマイクロプロセッサを用い
たデータ処理装置の一例を示 ゛したブロック図でおる
。 １・・・マイクロプロセッサ ２・・・チップセレクトロジック ３−ＲＡＭ ４・ＲＯＭ ６・・・フリップフロップ ７・・・アドレスデコーダ ８・・・アンドゲート 代理人 弁理士 本 １） 崇 第１図 第３図 （”＋−１ぐ
Claims (1)
- マイクロプロセッサがチップセレクトロジックによつて
選択されたＲＯＭ又はＲＡＭのいずれか一方にアクセス
してデータ処理を行うデータ処理装置において、装置が
オンラインモード時に前記マイクロプロセッサがＲＡＭ
上の異常処理用の割込ベクタテーブルを書き換えるべく
出力した割込ベクタテーブルのアドレスを検出するアド
レス検出手段と、前記割込ベクタテーブルのアドレスか
検出されるとチップセレクトロジックがＲＯＭを選択す
るように切換える制御を行うチップ切換制御手段とを具
備することを特徴とするデータ処理装置の異常処理方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018018A JPS62177632A (ja) | 1986-01-31 | 1986-01-31 | デ−タ処理装置の異常処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018018A JPS62177632A (ja) | 1986-01-31 | 1986-01-31 | デ−タ処理装置の異常処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62177632A true JPS62177632A (ja) | 1987-08-04 |
Family
ID=11959926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61018018A Pending JPS62177632A (ja) | 1986-01-31 | 1986-01-31 | デ−タ処理装置の異常処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62177632A (ja) |
-
1986
- 1986-01-31 JP JP61018018A patent/JPS62177632A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5551051A (en) | Isolated multiprocessing system having tracking circuit for verifyng only that the processor is executing set of entry instructions upon initiation of the system controller program | |
| JPH02156357A (ja) | プログラム破壊防止方法 | |
| NZ207809A (en) | Controlling interrupt inputs to data processor. dual interrupt input units buffer and check each other | |
| JPS62177632A (ja) | デ−タ処理装置の異常処理方式 | |
| JPH0675820A (ja) | マルチプロセッサシステムにおける割り込み装置 | |
| JP2845616B2 (ja) | マルチプロセッサシステム | |
| JPS58181160A (ja) | 緊急動作制御方式 | |
| JPS63250753A (ja) | メモリアクセスチエツク方式 | |
| JPH0430245A (ja) | マルチプロセッサ制御方式 | |
| JPS6162142A (ja) | 入出力制御装置 | |
| JPS61133436A (ja) | デ−タ処理装置 | |
| JP2505044B2 (ja) | 割込制御方式 | |
| JPS62209627A (ja) | デ−タ処理装置 | |
| JPS6256544B2 (ja) | ||
| JPH01211129A (ja) | 情報処理装置 | |
| JPH08153018A (ja) | 半導体システム | |
| JPH01166145A (ja) | Ｃｐｕ監視装置 | |
| JPH04236637A (ja) | マイクロプロセッサ障害検出回路 | |
| JPH01120634A (ja) | 割込み制御装置 | |
| JPH06222960A (ja) | Ｃｐｕリセット回路 | |
| JPS5835289B2 (ja) | 制御プログラム処理監視機能をもつデ−タ処理装置 | |
| JPS63116239A (ja) | プロセサのスタツク制御方式 | |
| JPH04291646A (ja) | 書き込み監視装置 | |
| JPS61109152A (ja) | 誤動作検出装置 | |
| JPH02163844A (ja) | プロセサ監視回路 |