JPS62177640A - プログラムデバツグ装置 - Google Patents
プログラムデバツグ装置Info
- Publication number
- JPS62177640A JPS62177640A JP61019479A JP1947986A JPS62177640A JP S62177640 A JPS62177640 A JP S62177640A JP 61019479 A JP61019479 A JP 61019479A JP 1947986 A JP1947986 A JP 1947986A JP S62177640 A JPS62177640 A JP S62177640A
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- JP
- Japan
- Prior art keywords
- break
- cpu
- program
- signal
- address
- Prior art date
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- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は１例えばマイクロコンビエータのプログラム
を開発するためのプログラムデバッグ装置に関する。
を開発するためのプログラムデバッグ装置に関する。
従来、マイクロコンビエータ等のプログラム開発におい
て、デバッグ装置を用いる場合てはプログラムを１７ア
ルタイムで実行させ、ＣＰＵが目的の処理を実行したか
否かを装置のＣＰＵ停止（ブレーク）機能を使用して確
認する方法が提案されている。実行中のプログラムを停
止するための条件としては、実行中のプログラムアドレ
スやコントロール信号、■Ａポートの状態等をそれぞれ
独立′に、または組合せて設定することができる。つま
り、設定条件は一つだけではなく、複数の条件を設定で
き、各条件を論理和（設定条件のいずれかが成立した場
＠）、論理積（すべての設定条件が成立した場合）に設
定できる。
て、デバッグ装置を用いる場合てはプログラムを１７ア
ルタイムで実行させ、ＣＰＵが目的の処理を実行したか
否かを装置のＣＰＵ停止（ブレーク）機能を使用して確
認する方法が提案されている。実行中のプログラムを停
止するための条件としては、実行中のプログラムアドレ
スやコントロール信号、■Ａポートの状態等をそれぞれ
独立′に、または組合せて設定することができる。つま
り、設定条件は一つだけではなく、複数の条件を設定で
き、各条件を論理和（設定条件のいずれかが成立した場
＠）、論理積（すべての設定条件が成立した場合）に設
定できる。
第５図は、上述したようなブレーク機能を実現するため
のプログラムデバッグ装置を示して込る。
のプログラムデバッグ装置を示して込る。
図において、１１はデバッグ対象のプログラムを実行す
るＣＰＵ、１２は上記ＣＰＵ １１へのアドレス信号お
よびコントロール信号をアドレスバスＡＢ。
るＣＰＵ、１２は上記ＣＰＵ １１へのアドレス信号お
よびコントロール信号をアドレスバスＡＢ。
コントロールバスＣＢからそれぞれ取り出し、これらの
信号とブレーク条件設定回路１３に設定されたブレーク
条件とを比較する比較回路、１４は上記比較回路１３に
より上記アドレス信号およびコントロール信号とブレー
ク条件とが一致したことが検知されると、プログラムを
実行中のＣＰＵ１ノを停止させるブレーク発生回路であ
る。
信号とブレーク条件設定回路１３に設定されたブレーク
条件とを比較する比較回路、１４は上記比較回路１３に
より上記アドレス信号およびコントロール信号とブレー
ク条件とが一致したことが検知されると、プログラムを
実行中のＣＰＵ１ノを停止させるブレーク発生回路であ
る。
このような従来のデバッグ装置のブレーク動作は、ブレ
ーク条件設定回路１３とプログラムの実行によるＣＰＵ
１１の状態が一致し九時、直ちにＣＰＵ １１が停止
されるという単純な機能となっている。
ーク条件設定回路１３とプログラムの実行によるＣＰＵ
１１の状態が一致し九時、直ちにＣＰＵ １１が停止
されるという単純な機能となっている。
ところで、コンピュータを応用するシステムの多くは、
周辺装置や他の回路に対して時間的に同期あるいは関連
して動作している。したがって応用システムにｍ−られ
るプログラムは時間的に管理された仕様となることが多
い。具体的な例と１〜で周辺装置との通信制御、計測処
理、タスク管理等があげられるが、いずれも外部回路か
らの割込み処理、内部のタイマー処理などの時間処理を
使用している。このため、この種のプログラムでは、あ
る時間経過後に所定のブレーク条件でＣＰＵをブレーク
させたい場合や、ある時間内において所定のブレーク条
件でＣＰＵをブレークさせたい場合がある。しかし、従
来のデバッグ装置にはブレーク動作に関して時間的制御
機能がないため、実際にプログラムが正しく処理されて
いるかどうかを把握することは困難であった。つまり、
ＣＰＵが所定の処理を実行した時点で単純にブレークし
てしまう機能だけでは、プログラムの処理がシーケンス
（順序）的に正しいか否かを理解することはできても、
時間的に正し込か否かを理解することはできない欠点が
ある。
周辺装置や他の回路に対して時間的に同期あるいは関連
して動作している。したがって応用システムにｍ−られ
るプログラムは時間的に管理された仕様となることが多
い。具体的な例と１〜で周辺装置との通信制御、計測処
理、タスク管理等があげられるが、いずれも外部回路か
らの割込み処理、内部のタイマー処理などの時間処理を
使用している。このため、この種のプログラムでは、あ
る時間経過後に所定のブレーク条件でＣＰＵをブレーク
させたい場合や、ある時間内において所定のブレーク条
件でＣＰＵをブレークさせたい場合がある。しかし、従
来のデバッグ装置にはブレーク動作に関して時間的制御
機能がないため、実際にプログラムが正しく処理されて
いるかどうかを把握することは困難であった。つまり、
ＣＰＵが所定の処理を実行した時点で単純にブレークし
てしまう機能だけでは、プログラムの処理がシーケンス
（順序）的に正しいか否かを理解することはできても、
時間的に正し込か否かを理解することはできない欠点が
ある。
この発明は上記のような事情に鑑みて々されたもので、
その目的とするところは、時間管理されたＣＰＵのブレ
ーク機能を実現できるプログラムデバッグ装置を提供す
ることである。
その目的とするところは、時間管理されたＣＰＵのブレ
ーク機能を実現できるプログラムデバッグ装置を提供す
ることである。
すなわち、この発明にお込ては、上記の目的を達成する
ために、予め目標の時間とその動作状態を設定したタイ
マー制御回路を設け、 ＣＰＵがプロダラムを実行し、
その結果ＣＰＵの各信号状態があらかじめ設定されたブ
レーク条件と一致した時点で、タイマー制御回路からの
制御信号がブレーク動作有効状態である場合は実行中の
ＣＰＵをブレーク制御回路の動作によりブレークさせ、
制御信号が無効状態である場合はＣＰＵをブレークさせ
な込ようにしている＠ 〔発明の実施例］ 以下、この発明の一実施例について図面を参照して説明
する。第１図において、１１はデバッグ対象のプログラ
ムを実行するＣＰＵ、Ｊ２はブレークアドレス設定回路
１４に設定されたブレークアドレスと上記ＣＰＵ １１
にアドレスバスＡＢを介して供給されるアドレスデータ
とを比較する比較回路、１６はプログラムの実行開始か
らの一定時間ＣＰＵ １１に対するブレーク動作を有効
にするか、無効にするかの制御信号Ｓ、６を出力するタ
イマー制御回路、１７は上記比較回路１２からの比較出
力信号Ｓ、２が一致出力で、且つ上記タイマー制御回路
１６から出力される制御信号Ｓ１６が有効状態である場
合に、プログラムを実行中のＣＰＵ １１に対してブレ
ーク信号Ｓ１７を出力するブレーク制御回路である。
ために、予め目標の時間とその動作状態を設定したタイ
マー制御回路を設け、 ＣＰＵがプロダラムを実行し、
その結果ＣＰＵの各信号状態があらかじめ設定されたブ
レーク条件と一致した時点で、タイマー制御回路からの
制御信号がブレーク動作有効状態である場合は実行中の
ＣＰＵをブレーク制御回路の動作によりブレークさせ、
制御信号が無効状態である場合はＣＰＵをブレークさせ
な込ようにしている＠ 〔発明の実施例］ 以下、この発明の一実施例について図面を参照して説明
する。第１図において、１１はデバッグ対象のプログラ
ムを実行するＣＰＵ、Ｊ２はブレークアドレス設定回路
１４に設定されたブレークアドレスと上記ＣＰＵ １１
にアドレスバスＡＢを介して供給されるアドレスデータ
とを比較する比較回路、１６はプログラムの実行開始か
らの一定時間ＣＰＵ １１に対するブレーク動作を有効
にするか、無効にするかの制御信号Ｓ、６を出力するタ
イマー制御回路、１７は上記比較回路１２からの比較出
力信号Ｓ、２が一致出力で、且つ上記タイマー制御回路
１６から出力される制御信号Ｓ１６が有効状態である場
合に、プログラムを実行中のＣＰＵ １１に対してブレ
ーク信号Ｓ１７を出力するブレーク制御回路である。
第２図に上記比較回路１２、タイマー制御回路１６およ
びブレーク制御回路１７から出力される各信号Ｓ 、
Ｓ 、Ｓ のタイミングチャートを示す。
びブレーク制御回路１７から出力される各信号Ｓ 、
Ｓ 、Ｓ のタイミングチャートを示す。
上記のような構成におＡて、タイマー制御回路１６にリ
アルタイムブレークを指定した場合、第３図および第４
図に示すようなプログラムの実行を確認することができ
る。第３図はプログラムを実行してからの一定時間をブ
レーク動作有効とした場合の例で、（ａ）図は有効時間
経過後にブレーク条件が成立したためブレークが成立し
なかった場合であり、（ｂ）図は有効時間内にブレーク
条件が成立し念ためブレークが成立した場合を示して込
る。
アルタイムブレークを指定した場合、第３図および第４
図に示すようなプログラムの実行を確認することができ
る。第３図はプログラムを実行してからの一定時間をブ
レーク動作有効とした場合の例で、（ａ）図は有効時間
経過後にブレーク条件が成立したためブレークが成立し
なかった場合であり、（ｂ）図は有効時間内にブレーク
条件が成立し念ためブレークが成立した場合を示して込
る。
また、第４図は実行開始からの一定時間をブレーク動作
無効時間とした場合の例であり、（ａ）図は無効時間経
過前にブレーク条件が成立したためブレークが成立しな
かった場合であす、（ｂ）図は無効時間経過後にブレー
ク条件が成立したため、ブレークが成立した場合をそれ
ぞれ示している。
無効時間とした場合の例であり、（ａ）図は無効時間経
過前にブレーク条件が成立したためブレークが成立しな
かった場合であす、（ｂ）図は無効時間経過後にブレー
ク条件が成立したため、ブレークが成立した場合をそれ
ぞれ示している。
上述したようなプログラムのブレーク機能を使用するこ
とにより、デバッグ対象のプログラムが定められ念時間
内に予定の処理が実行されて−るか（第３図の例）否か
が確認できる。ま之、プログラム開始時に不要に発生す
るブレークを防止し、目的のプログラムまたはハードウ
ェアの処理を実行させた後ブレーク動作を確認すること
ができる。
とにより、デバッグ対象のプログラムが定められ念時間
内に予定の処理が実行されて−るか（第３図の例）否か
が確認できる。ま之、プログラム開始時に不要に発生す
るブレークを防止し、目的のプログラムまたはハードウ
ェアの処理を実行させた後ブレーク動作を確認すること
ができる。
従って、プログラムのデパッギング作業に有効である。
第５図は、前記第３図および第４図に示したような動作
を実現するためのプログラムデバッグ装置のさらに詳細
な構成例を示してｂる。第５図ておける比較器１８は前
記第１図における比較回路１２に対応しており、アドレ
ス・９スＡＢからのアドレス信号、および前記ブレーク
アドレスラッ回路１５として働くブレークアドレスラッ
チ回路１９の出力が供給され、コントロールバスＣＢか
らの比較器タイミング信号ＣＴによって制御される。上
記ブレークアドレスラッチ回路１９には、制御用ＣＰＵ
２０からデータノ々スＤＢを介してデータが供給され
、コントロール回路２１から出力でれるブレークアドレ
スデータ書込み信号ＢＡＷで動作が制御される。上記コ
ントロール回路２１には、上記制御用ＣＰＵ ２０から
アドレスバスＡＵおよびコントロールバスＣＢを介して
データが供給される。２２はダウンカウンタで、このダ
ウンカウンタ２２には、上記制御用ＣＰＵ ２０からデ
ータバスＤＢを介して初期値データが供給され、上記コ
ントロール回路２１から出力されるカウンタスク〜゛ト
信号Ｃ８により、クロックＣＬＫに基づい念ダウンカウ
ント動作を開始する。上記ダウンカウンタ２２６りＩロ
ー出力ＢＯ（＆ロー発生でハイレベル。
を実現するためのプログラムデバッグ装置のさらに詳細
な構成例を示してｂる。第５図ておける比較器１８は前
記第１図における比較回路１２に対応しており、アドレ
ス・９スＡＢからのアドレス信号、および前記ブレーク
アドレスラッ回路１５として働くブレークアドレスラッ
チ回路１９の出力が供給され、コントロールバスＣＢか
らの比較器タイミング信号ＣＴによって制御される。上
記ブレークアドレスラッチ回路１９には、制御用ＣＰＵ
２０からデータノ々スＤＢを介してデータが供給され
、コントロール回路２１から出力でれるブレークアドレ
スデータ書込み信号ＢＡＷで動作が制御される。上記コ
ントロール回路２１には、上記制御用ＣＰＵ ２０から
アドレスバスＡＵおよびコントロールバスＣＢを介して
データが供給される。２２はダウンカウンタで、このダ
ウンカウンタ２２には、上記制御用ＣＰＵ ２０からデ
ータバスＤＢを介して初期値データが供給され、上記コ
ントロール回路２１から出力されるカウンタスク〜゛ト
信号Ｃ８により、クロックＣＬＫに基づい念ダウンカウ
ント動作を開始する。上記ダウンカウンタ２２６りＩロ
ー出力ＢＯ（＆ロー発生でハイレベル。
カウント中ハローレベル）ハ、アンドｆ−） ２３の一
方の入力端に供給されるとともに、アンドゲート２４の
一方の入力端にインバータ２５を介して供給される。上
記アンドダート２３の他方の入力端には、上記コントロ
ール回路２１から出力されるブレーク動作の有効（・・
イレペル）／無効（ローレベル）指定信号ＢＳが供給さ
れ、上記アンドｆ−）２’４の他方の入力端には上記有
効／無効指定信号ＢＳがインバータ２６を介して供給さ
れる。上記アンドゲート２３．２４の出力は、オアダー
ト２７に供給でれ、このオアｅ−ト、９７の出力と前記
比較器１８の比較出力とがアンドゲート２８に供給され
る。そして、上記アンド？−）２８の出力端からブレー
ク成立信号ＢＨ（ブレーク成立でハイレベル、ブレーク
不成立でローレベル）を得るようにして成る。
方の入力端に供給されるとともに、アンドゲート２４の
一方の入力端にインバータ２５を介して供給される。上
記アンドダート２３の他方の入力端には、上記コントロ
ール回路２１から出力されるブレーク動作の有効（・・
イレペル）／無効（ローレベル）指定信号ＢＳが供給さ
れ、上記アンドｆ−）２’４の他方の入力端には上記有
効／無効指定信号ＢＳがインバータ２６を介して供給さ
れる。上記アンドゲート２３．２４の出力は、オアダー
ト２７に供給でれ、このオアｅ−ト、９７の出力と前記
比較器１８の比較出力とがアンドゲート２８に供給され
る。そして、上記アンド？−）２８の出力端からブレー
ク成立信号ＢＨ（ブレーク成立でハイレベル、ブレーク
不成立でローレベル）を得るようにして成る。
なお、前記実施例では比較回路が１つの場合について説
明したが、２つの比較回路を設けるとともに２つのブレ
ーク条件◆Ｏ１す１を設定し、上記各比較回路によりＣ
ＰＵへのアドレスデータと上記各ブレーク条件すＯ２÷
１をそれぞれ比較するようにすれば第６図に示すような
ブレーク動作が可能である（すＯｌす１はそれぞれブレ
ーク条件とＣＰＵの実行アドレスが一致したことを示す
）。
明したが、２つの比較回路を設けるとともに２つのブレ
ーク条件◆Ｏ１す１を設定し、上記各比較回路によりＣ
ＰＵへのアドレスデータと上記各ブレーク条件すＯ２÷
１をそれぞれ比較するようにすれば第６図に示すような
ブレーク動作が可能である（すＯｌす１はそれぞれブレ
ーク条件とＣＰＵの実行アドレスが一致したことを示す
）。
これはブレーク条件φＯが成立した後、予め設定された
時間（１）だけをブレーク有効時間とするもので、その
間にブレーク条件すｌが成立しない場合はＣＰＵの実行
をそのまま継続させ、有効時間内にブレーク条件す１が
成立した場合にはＣＰＵをブレークさせるものである。
時間（１）だけをブレーク有効時間とするもので、その
間にブレーク条件すｌが成立しない場合はＣＰＵの実行
をそのまま継続させ、有効時間内にブレーク条件す１が
成立した場合にはＣＰＵをブレークさせるものである。
上述したように、この発明によるプログラムデバッグ装
置は、ＣＰＵのブレーク動作がタイマー制御回路の働き
により管理されて因るので、開発プログラムを本機能を
用いてデバッグする場合、プログラムの処理が時間的に
正し込か否かが簡単に確認できる。また、プログラムを
実時間（リアルタイム）で実行しながら目的の部分を時
間指定してデｚ４ッグできるので詳細なプログラムのデ
バッグが行なえる。はらに、この発明とリアルタイムト
レース機能（７６０グラム英行と並行してアドレスや各
種の情報をメモリに順次書込んでいく機能）々どと組合
せることによりざらに高機能なデバッグ作業も実現でき
る。
置は、ＣＰＵのブレーク動作がタイマー制御回路の働き
により管理されて因るので、開発プログラムを本機能を
用いてデバッグする場合、プログラムの処理が時間的に
正し込か否かが簡単に確認できる。また、プログラムを
実時間（リアルタイム）で実行しながら目的の部分を時
間指定してデｚ４ッグできるので詳細なプログラムのデ
バッグが行なえる。はらに、この発明とリアルタイムト
レース機能（７６０グラム英行と並行してアドレスや各
種の情報をメモリに順次書込んでいく機能）々どと組合
せることによりざらに高機能なデバッグ作業も実現でき
る。
以上説明したようにこの発明によれば、時間管理された
ＣＰＵのブレーク機能を実現できるプログラムデバッグ
装置が得られる。
ＣＰＵのブレーク機能を実現できるプログラムデバッグ
装置が得られる。
第１図はこの発明の一笑施例に係わるプログラムデバッ
グ装置の構成を示す回路図、第２図は上記第１図の回路
における各信号のタイミングチャド、第３図および第４
図はそれぞれ上記第１図の回路におけるブレーク動作に
ついて説明するための図、第５図は上記第１図の回路の
具体的な構成例を示す図、第６図はこの発明の他の実施
例について説明するための図、第７図は従来のプログラ
ムデバッグ装置の構成を示す回路図である。 ・１゛１・・・ＣＰＵ、１２・・・比較回路（信号取出
手段、比較手段）、１５・・・ブレークアドレス設定回
路（ブレークアドレス設定手段）、１６・・・タイマー
制御回路（タイマー制御手段）、１７・・・ブレーク制
御回路（ブレーク制御手段）。 出願人代理人 弁理士 鈴 江 武 彦ヒーーφ：比
較一致 トー◆有効。 彎 第２図 第３１１ ｗ＆４図
グ装置の構成を示す回路図、第２図は上記第１図の回路
における各信号のタイミングチャド、第３図および第４
図はそれぞれ上記第１図の回路におけるブレーク動作に
ついて説明するための図、第５図は上記第１図の回路の
具体的な構成例を示す図、第６図はこの発明の他の実施
例について説明するための図、第７図は従来のプログラ
ムデバッグ装置の構成を示す回路図である。 ・１゛１・・・ＣＰＵ、１２・・・比較回路（信号取出
手段、比較手段）、１５・・・ブレークアドレス設定回
路（ブレークアドレス設定手段）、１６・・・タイマー
制御回路（タイマー制御手段）、１７・・・ブレーク制
御回路（ブレーク制御手段）。 出願人代理人 弁理士 鈴 江 武 彦ヒーーφ：比
較一致 トー◆有効。 彎 第２図 第３１１ ｗ＆４図
Claims (2)
- （１）デバッグ対象のプログラムを実行するＣＰＵに接
続されるシステムバスあるいは周辺回路に接続される入
出力バスからアドレス信号を取り出す信号取出手段と、
この信号取出手段から取り出されるアドレス信号に対応
したブレークアドレスを設定するブレークアドレス設定
手段と、上記信号取出手段から取り出されたアドレス信
号と上記ブレークアドレス設定手段に設定されたアドレ
スとを比較する比較手段と、この比較手段から出力され
る一致出力を有効にするか無効にするかを決定するため
のタイマー制御手段と、上記比較手段の比較出力と上記
タイマー制御手段の出力とに基づいてプログラムを実行
中の上記ＣＰＵの動作停止および動作続行を制御するブ
レーク制御手段とを具備することを特徴とするプログラ
ムデバッグ装置。 - （２）前記タイマー制御手段には、目標の時間とその動
作状態が設定されることを特徴とする特許請求の範囲第
１項記載のプログラムデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019479A JPS62177640A (ja) | 1986-01-31 | 1986-01-31 | プログラムデバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019479A JPS62177640A (ja) | 1986-01-31 | 1986-01-31 | プログラムデバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62177640A true JPS62177640A (ja) | 1987-08-04 |
Family
ID=12000474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61019479A Pending JPS62177640A (ja) | 1986-01-31 | 1986-01-31 | プログラムデバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62177640A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4204283A1 (de) * | 1992-02-13 | 1993-08-26 | Tsk Testsysteme Gmbh & Co | Einrichtung zum pruefen eines steckers |
-
1986
- 1986-01-31 JP JP61019479A patent/JPS62177640A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4204283A1 (de) * | 1992-02-13 | 1993-08-26 | Tsk Testsysteme Gmbh & Co | Einrichtung zum pruefen eines steckers |
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