JPS6218731A

JPS6218731A - 半導体装置

Info

Publication number: JPS6218731A
Application number: JP60158621A
Authority: JP
Inventors: Tatsuo Hayakawa; 早川　達夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-07-17
Filing date: 1985-07-17
Publication date: 1987-01-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置に関し、特にアナログ型或いはアナ
ログ内蔵型ゲートアレイに適用して好適な半導体装置に
関する。

〔従来の技術〕

一般に、ゲートアレイは半導体基板に形成した不純物拡
散層を主体に素子要素を構成し、これら素子要素間を接
続するアルミニウム等の配線パターンをユーザーの希望
機能、性能に応じて変えることにより、任意の回路を構
成することができる。

このゲートアレイは、これまでデジタル回路に使用され
てきたが、近年ではアナログ要素も半導体装置内に取り
絹む必要が生じ、アナログ用途或いはアナログ内蔵のゲ
ートアレイ　（アナログマスターと称する）が提案され
てきている。

ところで、この種のゲートアレイでは、回路の一部を構
成する抵抗を半導体基板に形成した不純物拡散層で構成
し、この不純物拡散層に配線を接続した構成を採用して
いる。例えば、第５図＜ａ）のように、半導体基板２１
のエピタキシャル層２２内に不純物を拡散させた抵抗層
２３を形成し、その表面に形成した絶縁膜２４に複数個
のコンタクト孔２５を開設し、このコンタクト孔２５を
通してアルミニウム等の配線２６を接続することにより
、抵抗Ｒを構成し、これによりアナログ回路を構成して
いる。

〔発明が解決しようとする問題点〕

上述した従来の半導体装置では、ゲートアレイの共通構
成要素として、前記コンタクト孔２５までは用意されて
いるため、アルミニウム配線２６のパターンを変えるこ
とにより抵抗Ｒの値の設定を行っている。例えば、同図
（ａ）の状態から抵抗値を減らす場合には同図（ｂ）の
ようにアルミニウム配線２６の一方を延ばして接続用と
してのコンタクト孔２５を変更し、これにより抵抗層２
４の実質的な長さを短くして抵抗値を低減させている。

しかしながら、この構成では、抵抗値は離散的（ステッ
プ的）な値にしか設定することができないため、アナロ
グ回路の最適な設計を実現することは困難である。特に
、前述のようなアナログ型のゲートアレイでは、アナロ
グ回路の一部を構成する抵抗がアナログ性能を決定する
重要な要素となっており、例えば増幅器のバイアス及び
利得、或いは比較器のしきい値電圧、更にＡ／Ｄ、Ｄ／
Ａコンバータの精度等がこの抵抗値によって直接的に決
定されいる。このため、抵抗値を自由に設定できないと
、回路性能を十分に発揮させることが困難になり、半導
体装置の性能低下を招くことになる。

また、この従来構成では、抵抗値を連続的に変化させる
場合には、共通構成要素からコンタクト孔２５を除外し
なければならず、同図（ｃ）のように、ユーザーからの
要求の都度、夫々異なる位置にコンタクト孔２５を開設
形成する必要があり、応答時間、つまりＴＡＴ　（ター
ン・アラウンド・タイム）が長くなり、ゲートアレイの
利点が低減される問題も生ずる。

〔問題点を解決するための手段〕

本発明の半導体装置は、アナログ回路を構成する抵抗値
を連続的に変更設定しかつＴＡＴの短縮を図るために、
この抵抗を上面が露呈した状態で絶縁膜上に形成した薄
膜抵抗体で構成し、この薄膜抵抗体上に形成する配線の
オーバラップ量を任意に変更設定して抵抗値の設定を行
い得るように構成している。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図乃至第３図は本発明をアナログ型ゲートアレイに
適用した実施例を示しており、第３図の平面図のように
、このゲートアレイ１は、トランジスタ領域２、抵抗領
域３及び周辺領域４で構成し、抵抗領域３に複数本の真
直な短冊状の抵抗体５を配列形成している。

これら抵抗体５は、第１図にＡＡ線断面構造を示すよう
に、半導体基板６の表面に形成した二酸化シリコン等の
絶縁膜７上に、金属抵抗材料の薄膜を被着し、かつこれ
を真直な短冊状にパターン形成したものである。この抵
抗体５は、金属抵抗材料をスパッタ法或いは真空蒸着法
等によって被着した後、フォトリソグラフィ技術等を用
いてバターニングすることにより容易に形成できる。ま
た、その薄膜の材料や厚さ或いは幅寸法を任意に設定し
て最大抵抗値を任意に設定できる。そして、この抵抗体
５上に形成される眉間絶縁膜８は、この抵抗体５の上面
を露呈させるようにパターン形成している。図中、９は
トランジスタ領域２や周辺領域４を構成する不純物拡散
層である。

このように構成したゲートアレイ１では、第２図に示す
ように、抵抗体５上に直接被着するようにアルミニウム
等の配線１０をパターン形成する。

そして、このとき配線１０の少な（とも一方が抵抗体５
上に重なる量（オーバラップする１）Ｌａを変化調整し
て対をなす配線間の距離Ｌｂを設定することにより、任
意の抵抗値を得ることができる。したがって、図外のア
ナログ回路の一部を構成する抵抗の値を連続的に変更設
定でき、増幅器のバイアス、利得や、比較器のしきい値
電圧や、Ａ／Ｄ、Ｄ／Ａコンバータの精度等を高精度に
設計でき、アナログ回路の性能を十分に発揮させること
ができる。

また、この構成では配線１０のパターンを変更して配線
ＩＯが抵抗体５にオーバラップする量Ｌａを変更するだ
けで任意の抵抗値を得ることができるので、これまでの
ゲートアレイと全く同様に取扱うことができ、回路構成
に際してのＴＡＴの増大を防止することもできる。

また、第４図はアナログ内蔵ゲートアレイ１１を示して
おり、１２はアナログ領域、１３はデジタル領域、１４
は周辺領域であり、このアナログ領域１２内に抵抗体１
５を配列しである。この抵抗体１５は前例と同じであり
、金属抵抗材料を薄膜に形成し、この上に被着する配線
のオーバラップ量を変更設定することにより連続的に変
化可能な任意の抵抗値を得ることができる。

ここで、前記各実施例では抵抗体を金属抵抗材料で構成
しているので、相対値比、温度特性、電源電圧特性の点
において優れている。また、金属抵抗材料に代えてポリ
シリコンを抵抗体として用いてもよい。更に、抵抗体の
平面パターン形状は真直な短冊状に限らず、Ｌ字状ある
いはコ字状等種々の形状に形成してもよい。

〔発明の効果〕

以上説明したように本発明は、アナログ型或いはアナロ
グ内蔵のゲートアレイの抵抗を、半導体基板の絶縁膜上
に形成した薄膜抵抗体で構成し、この抵抗体の上に被着
する配線のオーバラップ量を変化設定することにより連
続変化可能な任意の抵抗値を得ることができるので、ア
ナログ回路の性能を最適かつ高精度に実現することがで
きるとともに、ゲートアレイのＴＡＴの増大を防止する
こともできる。

【図面の簡単な説明】

第１図は本発明の半導体装置の断面図、第２図は配線を
施した状態の第１図と同様の図、第３図はその平面レイ
アウト図、第４図は変形例の平面レイアウト図、第５図
（ａ）　、　（ｂ）　、　（ｃ）は従来構造およびその
問題点を説明するための断面図である。１．１１・・・ゲートアレイ、２・・・トランジスタ領
域、３・・・抵抗領域、４・・・周辺領域、５・・・抵
抗体、６・・・半導体基板、７・・・絶縁膜、８・・・
層間絶縁膜、９・・・不純物拡散層、１０・・・配線、
１２・・・アナログ領域、１３・・・デジタル領域、１
４・・・周辺領域、１５・・・抵抗体、２１・・・半導
体基板、２２・・・エピタキシャル層、２３・・・抵抗
層、２４・・・層間絶縁膜、２５・・・コンタクト孔、
２６・・・配線、Ｌ　ａ・・・オーバラップ量。代理人　弁理士　　　内　原　　晋　・・ｊ、・・、１
・７゛・・・パど− 第１図

Claims

【特許請求の範囲】

１、少なくとも一部にアナログ回路を構成するゲートア
レイ等の半導体装置において、前記アナログ回路の一部
を構成する抵抗を、半導体基板表面の絶縁膜上に上面を
露呈した状態で形成した薄膜抵抗体で構成し、かつこの
薄膜抵抗体上に被着する配線のオーバラップ量を任意に
変更設定して抵抗値を連続的に変化設定できるように構
成したことを特徴とする半導体装置。