JPS62203364A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62203364A JPS62203364A JP61046651A JP4665186A JPS62203364A JP S62203364 A JPS62203364 A JP S62203364A JP 61046651 A JP61046651 A JP 61046651A JP 4665186 A JP4665186 A JP 4665186A JP S62203364 A JPS62203364 A JP S62203364A
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- semiconductor substrate
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- H10P90/19—Preparing inhomogeneous wafers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
半導体基板にスイッチングなどの機能素子を形成しな場
合、素子として機能するのは基板の表面から高々１０μ
ｍ程度であり、残りの半導体基板領域は絶縁体基板にお
きかえた方が、特性Ｅ部会の良いことが多い。例えば絶
縁体基板上の半導体素子はＳｏ Ｉ （Ｓｉｌｉｃｏｎ
ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造と呼ばれ、素子の高
速化、高耐圧化などに有効である。しかし、従来のＳｏ
ｌ構造形成法、例えばレーザあるいは電子ビームによる
再結晶化法ではシリコンの結晶性が充分でないため、期
待される特性が発揮できないという問題がある。
合、素子として機能するのは基板の表面から高々１０μ
ｍ程度であり、残りの半導体基板領域は絶縁体基板にお
きかえた方が、特性Ｅ部会の良いことが多い。例えば絶
縁体基板上の半導体素子はＳｏ Ｉ （Ｓｉｌｉｃｏｎ
ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造と呼ばれ、素子の高
速化、高耐圧化などに有効である。しかし、従来のＳｏ
ｌ構造形成法、例えばレーザあるいは電子ビームによる
再結晶化法ではシリコンの結晶性が充分でないため、期
待される特性が発揮できないという問題がある。
そこで、半導体単結晶基板上にすでに形成しである素子
表面層を接着剤を用いて、第１の支持基板に固定し、基
板の裏面を物理１ヒ学的研磨法などによって薄膜１ヒし
、続いて、その面を第２の支持基板に絶縁性の接着剤を
用いて固定した後、第１の支持基板を再び物理（ヒ学７
ｉ１Ｆ磨法により除去して、素子表面を露出させるいわ
ゆるデバイス・Ｉ・ランスフγ法がジャパニーズ・ジャ
ーナル・オブ・アプライド・フィシ・ソクス（Ｊａｐａ
ｎｅｓｅ Ｊｏｕｒｎａｌｏｒ Ａｐｐｌｉｅｄ Ｉ’
１ｌｙｓｉｃｓ ） 、 ２３巻、ｉｏ号、Ｌ８１５頁
（１９８４年）に報告されている。
表面層を接着剤を用いて、第１の支持基板に固定し、基
板の裏面を物理１ヒ学的研磨法などによって薄膜１ヒし
、続いて、その面を第２の支持基板に絶縁性の接着剤を
用いて固定した後、第１の支持基板を再び物理（ヒ学７
ｉ１Ｆ磨法により除去して、素子表面を露出させるいわ
ゆるデバイス・Ｉ・ランスフγ法がジャパニーズ・ジャ
ーナル・オブ・アプライド・フィシ・ソクス（Ｊａｐａ
ｎｅｓｅ Ｊｏｕｒｎａｌｏｒ Ａｐｐｌｉｅｄ Ｉ’
１ｌｙｓｉｃｓ ） 、 ２３巻、ｉｏ号、Ｌ８１５頁
（１９８４年）に報告されている。
（発明が解決しようとする問題点〕
しかしながら、従来のデバイストランスファ法では、素
子を第２の支持基板に移すのに２回の研磨工程が・ピ・
要であり、製造時間が長くかかる欠点をもっている９ま
た、半導体素子を形成している半導体基板が直接接着剤
に接しているため、接着剤中の不純物が素子形成層の中
へ導入され、半導体装置の誤動作の原因になり、その信
頼性を低下させるという問題点がある。
子を第２の支持基板に移すのに２回の研磨工程が・ピ・
要であり、製造時間が長くかかる欠点をもっている９ま
た、半導体素子を形成している半導体基板が直接接着剤
に接しているため、接着剤中の不純物が素子形成層の中
へ導入され、半導体装置の誤動作の原因になり、その信
頼性を低下させるという問題点がある。
本発明の目的はこれｌ′、の問題を解決し、製造時間を
短縮すると共にイＳ頼性の向上した半導体装置の製造方
法を提供することにある。
短縮すると共にイＳ頼性の向上した半導体装置の製造方
法を提供することにある。
ｒ発明の構成〕
本発明の半導体装置の製造方法は、半導体基板表面に所
定の潔さを有し少くとも絶縁層を含む素子分離領域を形
成する工程と、前記素子分離領域間の半導体基板表面に
半導体素子を形成する工程と、゛卜導体素子か形成され
た前記半導体基板表面に樹脂からなる保持体を形成する
工程と、保持体が形成された前記半導体基板の裏面を物
理１ヒ学的に研磨し前記素子分離領域の絶縁層を露出さ
せる工程と、絶縁層が露出した前記半導体基板の裏面に
絶縁膜を形成する一Ｌ程と、絶縁膜が形成された前記半
導体基板の裏面に接着剤を介して支持基板を固定した後
前記保持体を除去する工程とを含んで構成される。
定の潔さを有し少くとも絶縁層を含む素子分離領域を形
成する工程と、前記素子分離領域間の半導体基板表面に
半導体素子を形成する工程と、゛卜導体素子か形成され
た前記半導体基板表面に樹脂からなる保持体を形成する
工程と、保持体が形成された前記半導体基板の裏面を物
理１ヒ学的に研磨し前記素子分離領域の絶縁層を露出さ
せる工程と、絶縁層が露出した前記半導体基板の裏面に
絶縁膜を形成する一Ｌ程と、絶縁膜が形成された前記半
導体基板の裏面に接着剤を介して支持基板を固定した後
前記保持体を除去する工程とを含んで構成される。
次に、図面に基づき本発明の実施例について説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明する為
の工程順に示した半導体チップの断面図である。
の工程順に示した半導体チップの断面図である。
まず第１図（ａ＞に示すようにシリコン基板１の表面に
二酸化シリコン膜２を形成し、この二酸化シリコン膜２
の所定部を写真食刻法、特にドライエツチング等の微細
加工技術を用いて除去し、残りの部分の二酸化シリコン
膜２をマスクとしてシリコン基板１に所望の深さと垂直
形状を有する渦３をドライエ・ソチング法により形成す
る。このｉｔＭ ３は半導体素子の分離領域となるため
、分離溝３の幅を微細にするほど、素子の集積度は向上
する。
二酸化シリコン膜２を形成し、この二酸化シリコン膜２
の所定部を写真食刻法、特にドライエツチング等の微細
加工技術を用いて除去し、残りの部分の二酸化シリコン
膜２をマスクとしてシリコン基板１に所望の深さと垂直
形状を有する渦３をドライエ・ソチング法により形成す
る。このｉｔＭ ３は半導体素子の分離領域となるため
、分離溝３の幅を微細にするほど、素子の集積度は向上
する。
次に、第１図（ｂ）に示すようにマスクとして用いた二
酸化シリコン膜２を除去した後、再度二酸１ヒシリコン
膜２ａとシリコン窒化ｒＩＡ６を基板全面に形成する。
酸化シリコン膜２を除去した後、再度二酸１ヒシリコン
膜２ａとシリコン窒化ｒＩＡ６を基板全面に形成する。
次に、第１図（ｃ）に示すように、多結晶シリコン４を
気相成長法より、溝３の深さ以上の厚みに成長させて、
満３を埋め通常のｌｌＦ壱法等によりに面を平坦にし、
その後、シリコン窒化膜６をマスクとして熱酸化を施す
ことにより、分ＺＷ ｉ’Ａ内に埋め込まれた多結晶シ
リコン４の表面のみに二酸化シリコン膜２ｂを形成する
。
気相成長法より、溝３の深さ以上の厚みに成長させて、
満３を埋め通常のｌｌＦ壱法等によりに面を平坦にし、
その後、シリコン窒化膜６をマスクとして熱酸化を施す
ことにより、分ＺＷ ｉ’Ａ内に埋め込まれた多結晶シ
リコン４の表面のみに二酸化シリコン膜２ｂを形成する
。
次に、第１図（＋ｉ ）に示すように、溝３の中以外の
シリコン窒化膜６と酸化膜２ａを除去した後、改めて、
所望の厚さのグー１−酸化膜５を熱酸化法で形成し、続
いて多結晶シリコンでグー１〜電極７を形成する。更に
ゲート電極７をマスクにして、イオン注入法によりソー
ス・トレイン領域８を形成し、その後層間絶縁膜９をＣ
ＶＤ法で堆積した後、コンタクトホールを形成し、ｌ？
配線１０を形成することによりＭＯ３集積回路の素子か
完成する！ 次に、第１図（ｅ）に示すように、素子形成面に樹脂、
例えばエポキシ系またはイミド系（４脂を５００μＩｎ
の厚さにスクリーン印刷し保持体１２を形成した後シリ
コン基板１の裏面を物理化学研磨法で除去する。
シリコン窒化膜６と酸化膜２ａを除去した後、改めて、
所望の厚さのグー１−酸化膜５を熱酸化法で形成し、続
いて多結晶シリコンでグー１〜電極７を形成する。更に
ゲート電極７をマスクにして、イオン注入法によりソー
ス・トレイン領域８を形成し、その後層間絶縁膜９をＣ
ＶＤ法で堆積した後、コンタクトホールを形成し、ｌ？
配線１０を形成することによりＭＯ３集積回路の素子か
完成する！ 次に、第１図（ｅ）に示すように、素子形成面に樹脂、
例えばエポキシ系またはイミド系（４脂を５００μＩｎ
の厚さにスクリーン印刷し保持体１２を形成した後シリ
コン基板１の裏面を物理化学研磨法で除去する。
この研磨工程では砥粒としてコロイダルシリカを用い、
（ヒ学液として有機アミンを用いているため、溝３を被
覆している二酸化シリコンｊ摸２ａはシリコン基板より
も加工速度がかなり小さいため、研磨加工を溝の深さで
止めることができ、素子形成層のみを容易に残すことが
できる。
（ヒ学液として有機アミンを用いているため、溝３を被
覆している二酸化シリコンｊ摸２ａはシリコン基板より
も加工速度がかなり小さいため、研磨加工を溝の深さで
止めることができ、素子形成層のみを容易に残すことが
できる。
次に、第１図（ｆ゛）に示すように、フ゛ラズマＣＶＤ
法による二酸化シリコン又は窒化シリコン等からなる絶
縁膜１３を、研磨したシリコン基板１の裏面全体に形成
する。ＣＶＤ法による絶縁膜１３の形成温度は保持体１
２を形成している樹脂の融点より低いことが望ましい。
法による二酸化シリコン又は窒化シリコン等からなる絶
縁膜１３を、研磨したシリコン基板１の裏面全体に形成
する。ＣＶＤ法による絶縁膜１３の形成温度は保持体１
２を形成している樹脂の融点より低いことが望ましい。
ランプ加熱等高温短時間の熱処理法によっても絶縁膜を
形成できる。
形成できる。
続いて、この絶縁膜１３上にエポキシ又はポリイミドか
らなる接着層１４を形成し、シリコンや石英ガラス等か
らなる支持基板１５を固定した後、シリコン基板１表面
に形成した保持体１２を有機溶剤で除去する。
らなる接着層１４を形成し、シリコンや石英ガラス等か
らなる支持基板１５を固定した後、シリコン基板１表面
に形成した保持体１２を有機溶剤で除去する。
このように本実施例によれば、良好な結晶性を有する素
子形成層を１回の物理化学的研磨工程で容易に支持基板
上に形成することができる。しかも絶縁膜が形成されて
いる為接着層からの汚染がなく素子特性が劣化すること
はない。また、素子形成層の厚みは素子分離領域を形成
する溝の深さにより制御することができる。
子形成層を１回の物理化学的研磨工程で容易に支持基板
上に形成することができる。しかも絶縁膜が形成されて
いる為接着層からの汚染がなく素子特性が劣化すること
はない。また、素子形成層の厚みは素子分離領域を形成
する溝の深さにより制御することができる。
尚、上記実施例においては、接着層として、エポキシ系
またはポリイミド系接着剤を用いたか池に、シリコーン
系およびポリニスデル系等を用いてもよい。
またはポリイミド系接着剤を用いたか池に、シリコーン
系およびポリニスデル系等を用いてもよい。
また、実施例において、ＭＯ８集積回路の形成を例にあ
げたか、バイポーラ型集積回路等の他の種類の素子につ
いても同様に作ることができる。
げたか、バイポーラ型集積回路等の他の種類の素子につ
いても同様に作ることができる。
さらに、実施例ではシリコン基板について述Ｉ＼たが、
池の半導体単結晶基板、例えば砒化ガリウムやインジウ
ムリンについても本発明を用いることができる。また素
子分離法としてはＬ ＯＣＯＳ法やその変形など絶縁物
で素子分離する方法であれば用いることができる。
池の半導体単結晶基板、例えば砒化ガリウムやインジウ
ムリンについても本発明を用いることができる。また素
子分離法としてはＬ ＯＣＯＳ法やその変形など絶縁物
で素子分離する方法であれば用いることができる。
［′発明の効果〕
以上説明したように、本発明は１回の研磨工程でデバイ
スＩ・ランスファを行なうことかてきるので、製造時間
が短縮されるとともに、素子形成層と接着層の間に絶縁
層を設けることにより、素子のｆＭ Ｔａ性を向上させ
ることができる効果がある。
スＩ・ランスファを行なうことかてきるので、製造時間
が短縮されるとともに、素子形成層と接着層の間に絶縁
層を設けることにより、素子のｆＭ Ｔａ性を向上させ
ることができる効果がある。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明する為
の工程順に示した半導体チップの断面図である。 １・・・シリコン基板、２．２ａ、２ｂ・・・二酸化シ
リコン膜、３・・・溝、４・・・多結晶シリコン、５・
・・デーｌ−酸化膜、６・・・シリコン窒化膜、７・・
・ゲート電極、８・・・ソース・ドレイン領域、９・・
・層間絶縁膜、１０・・・へｅ配線、１２・・・保持体
、１３・・・絶縁膜、１４・・・接着層、１５・・・支
持基板。 ３講 第１図
の工程順に示した半導体チップの断面図である。 １・・・シリコン基板、２．２ａ、２ｂ・・・二酸化シ
リコン膜、３・・・溝、４・・・多結晶シリコン、５・
・・デーｌ−酸化膜、６・・・シリコン窒化膜、７・・
・ゲート電極、８・・・ソース・ドレイン領域、９・・
・層間絶縁膜、１０・・・へｅ配線、１２・・・保持体
、１３・・・絶縁膜、１４・・・接着層、１５・・・支
持基板。 ３講 第１図
Claims (1)
- 半導体基板表面に所定の深さを有し少くとも絶縁層を含
む素子分離領域を形成する工程と、前記素子分離領域間
の前記半導体基板表面に半導体素子を形成する工程と、
半導体素子が形成された前記半導体基板表面に樹脂から
なる保持体を形成する工程と、保持体が形成された前記
半導体基板の裏面を物理化学的に研磨し前記素子分離領
域の絶縁層を露出させる工程と、絶縁層が露出した前記
半導体基板の裏面に絶縁膜を形成する工程と、絶縁膜が
形成された前記半導体基板の裏面に接着剤を介して支持
基板を固定した後前記保持体を除去する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046651A JPS62203364A (ja) | 1986-03-03 | 1986-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046651A JPS62203364A (ja) | 1986-03-03 | 1986-03-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62203364A true JPS62203364A (ja) | 1987-09-08 |
Family
ID=12753217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61046651A Pending JPS62203364A (ja) | 1986-03-03 | 1986-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62203364A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117047A (ja) * | 1987-10-29 | 1989-05-09 | Sony Corp | 半導体装置の製造方法 |
| EP0485719A3 (en) * | 1990-11-16 | 1995-12-27 | Shinetsu Handotai Kk | Dielectrically isolated substrate and a process for producing the same |
| US6037634A (en) * | 1996-02-02 | 2000-03-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with first and second elements formed on first and second portions |
| JP2008244498A (ja) * | 1994-05-11 | 2008-10-09 | Chipscale Inc | ラップアラウンド・フランジ界面用の接触処理を用いる半導体製造 |
| EP3685431A1 (fr) * | 2017-09-19 | 2020-07-29 | Commissariat à l'Energie Atomique et aux Energies Alternatives | Circuit électronique comprenant des tranchées d'isolation électrique |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507912A (ja) * | 1973-05-30 | 1975-01-27 | ||
| JPS5541767A (en) * | 1978-09-19 | 1980-03-24 | Nec Corp | Fixing semiconductor wafer to jig |
| JPS6116543A (ja) * | 1984-07-03 | 1986-01-24 | Nec Corp | 半導体装置およびその製造方法 |
-
1986
- 1986-03-03 JP JP61046651A patent/JPS62203364A/ja active Pending
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| EP3685431A1 (fr) * | 2017-09-19 | 2020-07-29 | Commissariat à l'Energie Atomique et aux Energies Alternatives | Circuit électronique comprenant des tranchées d'isolation électrique |
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