JPS62206884A - 電界効果型半導体装置及びその製造方法 - Google Patents
電界効果型半導体装置及びその製造方法Info
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- JPS62206884A JPS62206884A JP4865286A JP4865286A JPS62206884A JP S62206884 A JPS62206884 A JP S62206884A JP 4865286 A JP4865286 A JP 4865286A JP 4865286 A JP4865286 A JP 4865286A JP S62206884 A JPS62206884 A JP S62206884A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半絶縁性化合物半導体基板を用いた電界効果
型半導体装置とその製造方法に関する。
型半導体装置とその製造方法に関する。
半絶縁性ＧａＡｓ基板を用いたショットキー・ゲート型
電界効果トランジスタ（ＭＥＳＦＥＴ）として、第４図
に示すものが知られている１図において、３１は半絶縁
性ＧａＡｓ基板であり、その表面部にｎ型動作層３２が
形成され、この動作層３２とショットキー障壁を形成す
るゲートｆ４極３３が形成されている。
電界効果トランジスタ（ＭＥＳＦＥＴ）として、第４図
に示すものが知られている１図において、３１は半絶縁
性ＧａＡｓ基板であり、その表面部にｎ型動作層３２が
形成され、この動作層３２とショットキー障壁を形成す
るゲートｆ４極３３が形成されている。
ロ＋型ソース領域３４及びドレイン領域３５はイオン注
入によりゲート電極３３に自己整合的に形成されており
、それぞれの表面にソース１１ｉＩｉ＠３６及びドレイ
ン電極３７が形成されている。このようなＧａＡｇ −
ＭＥＳＦＥＴが微細化すると、ソース電極３６、ドレイ
ン電極３７間の間隔が狭くなり、この間に高電界が加わ
る効果と、ソース領域３４とドレイン領域３５が極めて
近接する効果とが相まって、チャネルである動作［３２
を流れる電流の他に基板３１を流れる電流が増大する。
入によりゲート電極３３に自己整合的に形成されており
、それぞれの表面にソース１１ｉＩｉ＠３６及びドレイ
ン電極３７が形成されている。このようなＧａＡｇ −
ＭＥＳＦＥＴが微細化すると、ソース電極３６、ドレイ
ン電極３７間の間隔が狭くなり、この間に高電界が加わ
る効果と、ソース領域３４とドレイン領域３５が極めて
近接する効果とが相まって、チャネルである動作［３２
を流れる電流の他に基板３１を流れる電流が増大する。
この結果、ＭＥＳＦＥＴのしきい値電圧の低下、ドレイ
ン・コンダクタンスの増大、更に相互コンダクタンスの
低下を招くという問題があった。
ン・コンダクタンスの増大、更に相互コンダクタンスの
低下を招くという問題があった。
特に半絶縁性基板を用いるＮＥＳＦＥＴは、導電性基板
を用いるＳ、ｔ −ＭＥＳＦＥＴ等と異なり、ソース・
ドレイン領域と基板の間のポテンシャル・バリアが低い
ため、短チヤネル化に伴う上記の問題が顕著に現れる。
を用いるＳ、ｔ −ＭＥＳＦＥＴ等と異なり、ソース・
ドレイン領域と基板の間のポテンシャル・バリアが低い
ため、短チヤネル化に伴う上記の問題が顕著に現れる。
そこで第５図、第６図のようにソース・ドレイン領域の
周囲にポテンシャルバリアとなる２層を形成する構造が
提案されている。ところが第５図のような構造ではソー
ス・ドレイン領域１４，１５とｐ型ｐＲ１６，１７との
接合面積が大きいため基板に対する容量が大きいという
連立があり、また提案者らが先に提案（特願昭５９−２
３１７１１号）した第６図のような構造ではｐ壁領域１
６．１７かきねめで小さいためにバリアとしての効果が
不充分であるという問題があった。
周囲にポテンシャルバリアとなる２層を形成する構造が
提案されている。ところが第５図のような構造ではソー
ス・ドレイン領域１４，１５とｐ型ｐＲ１６，１７との
接合面積が大きいため基板に対する容量が大きいという
連立があり、また提案者らが先に提案（特願昭５９−２
３１７１１号）した第６図のような構造ではｐ壁領域１
６．１７かきねめで小さいためにバリアとしての効果が
不充分であるという問題があった。
本発明は上記の点に鑑み、微細化に伴う特性劣化の問題
を解決した。半絶縁性化合物半導体基板を用いた電界効
果型半導体装置とその製造方法を提供することを目的と
する。
を解決した。半絶縁性化合物半導体基板を用いた電界効
果型半導体装置とその製造方法を提供することを目的と
する。
本発明にかかる電界効果型半導体装置は、半絶縁性化合
物半導体基板表面部に第１導電型の動作層が形成され、
その表面に形成されたゲート電極と自己整合的に動作層
と同じ導電型で深く且つ高濃度のソース・ドレイン領域
が形成された構造において、ゲート電極側部下方の第１
導電型層と基板との接合部に第２導電型のバリア層をソ
ース・ドレイン領域よりも深く形成することを特徴とす
る。
物半導体基板表面部に第１導電型の動作層が形成され、
その表面に形成されたゲート電極と自己整合的に動作層
と同じ導電型で深く且つ高濃度のソース・ドレイン領域
が形成された構造において、ゲート電極側部下方の第１
導電型層と基板との接合部に第２導電型のバリア層をソ
ース・ドレイン領域よりも深く形成することを特徴とす
る。
またこのような電界効果型半導体装置を製造する本発明
の方法は、ゲート電極をマスクとして不純物のスオン注
入により、第１導電型のソース・ドレイン領域を形成し
た後、ゲート電極の側壁に選択的に絶縁膜を形成したの
ち、別の絶縁膜を形成し、さらに側壁部分のみをとり除
いてこの開口部より第１導電型層と基板の接合部に第２
導電型によるバリア層をソース・ドレイン領域よりも深
く形成することを特徴とする。
の方法は、ゲート電極をマスクとして不純物のスオン注
入により、第１導電型のソース・ドレイン領域を形成し
た後、ゲート電極の側壁に選択的に絶縁膜を形成したの
ち、別の絶縁膜を形成し、さらに側壁部分のみをとり除
いてこの開口部より第１導電型層と基板の接合部に第２
導電型によるバリア層をソース・ドレイン領域よりも深
く形成することを特徴とする。
また側壁形成の工程はソース・ドレイン領域形成の前で
もよい。
もよい。
本発明にかかる電界効果型半導体装置は、微細化した場
合にもチャネル領域である動作層の下の半絶縁性基板を
通って流れる電流を制御することができる。この結果、
短チヤネル化に伴うしきい値電圧の低下、ドレイン・コ
ンダクタンスの増大。
合にもチャネル領域である動作層の下の半絶縁性基板を
通って流れる電流を制御することができる。この結果、
短チヤネル化に伴うしきい値電圧の低下、ドレイン・コ
ンダクタンスの増大。
相互コンダクタンスの低下を防止して高性能の電界効果
型半導体装置を得ることができる６また本発明では、基
板電流を抑制するバリア層が、Ｎ中層と接触する面積が
小さく、シかもバリアとしての効果を十分発揮するのに
必要な領域を確保することができる。従って本発明の素
子及び方法は高性能な素子を実現することができ、集積
回路に適用すれば、高速動作化、高集積化が可能である
。
型半導体装置を得ることができる６また本発明では、基
板電流を抑制するバリア層が、Ｎ中層と接触する面積が
小さく、シかもバリアとしての効果を十分発揮するのに
必要な領域を確保することができる。従って本発明の素
子及び方法は高性能な素子を実現することができ、集積
回路に適用すれば、高速動作化、高集積化が可能である
。
以下本発明の詳細な説明する。
第１図は一実施例のＧａＡｓ −ＭＥＳＦＥＴである。
１１は抵抗率１０’〜１０１Ω・１程度の半絶縁性Ｇａ
Ａｓ基板であり、その表面部にチャネル領域となるｎ型
動作層１２が形成され、その表面に４０００人の窒化タ
ングステン（ｖＮＸ）からなるショットキー・ゲートｔ
ｌ［１３が形成されている。ゲート電極１３を挟んで基
板の両側には、イオン注入により動作Ｍ１２より高濃度
で深いｎ十型ソース領域１４及びドレイン領域１５が形
成されている。これらソース・ドレイン領域１４゜１５
のガート電極に近接した部分の基板１１との境界部には
、ソース・ドレイン領域１４．１５から基板１１へのキ
ャリア注入（この実施例では電子注入）に対して高い障
壁を形成するｐ型バリア層１６，１７が形成されている
。 １８．１９はそれぞれソース・ドレイン電極である
。
Ａｓ基板であり、その表面部にチャネル領域となるｎ型
動作層１２が形成され、その表面に４０００人の窒化タ
ングステン（ｖＮＸ）からなるショットキー・ゲートｔ
ｌ［１３が形成されている。ゲート電極１３を挟んで基
板の両側には、イオン注入により動作Ｍ１２より高濃度
で深いｎ十型ソース領域１４及びドレイン領域１５が形
成されている。これらソース・ドレイン領域１４゜１５
のガート電極に近接した部分の基板１１との境界部には
、ソース・ドレイン領域１４．１５から基板１１へのキ
ャリア注入（この実施例では電子注入）に対して高い障
壁を形成するｐ型バリア層１６，１７が形成されている
。 １８．１９はそれぞれソース・ドレイン電極である
。
このようなＭＥＳＦＥＴを製造する実施例を、第２図（
ａ）〜（ｅ）を参照して次に説明する。まず、半絶縁性
ＧａＡｓ基板１１に、Ｓｉイオンを５０ＫｅＶ、２．Ｏ
Ｘ １０”／ａｔ！の条件でイオン注入してｎ型動作層
１２を形成する。
ａ）〜（ｅ）を参照して次に説明する。まず、半絶縁性
ＧａＡｓ基板１１に、Ｓｉイオンを５０ＫｅＶ、２．Ｏ
Ｘ １０”／ａｔ！の条件でイオン注入してｎ型動作層
１２を形成する。
次にこの基板上にＶＮｘ膜を４０００人形成し、公知の
フォトリソグラフィ技術及びドライエツチング技術を用
いて１．０． ［のゲート電極１３を形成する。
フォトリソグラフィ技術及びドライエツチング技術を用
いて１．０． ［のゲート電極１３を形成する。
このゲート電極をマスクとしてさらにＳｉイオンを１８
０ＫｅＶ、 ３ Ｘ １０” ／ ａｌの条件でイオン
注入し、ソース・ドレイン領域１４．１５を形成する（
第２図（ａ）） 、 この後、基板全面にプラズマＣ
ＶＤによりＳｉＯ□膜を４０００人堆積しＩＩＩＩＥな
どの異方性ドライエツチング法によりこのＳｉｎ、膜を
膜厚相当分だけエツチングする。プラズマＣＶＤによる
５ｉＯｚｌｌ’２は等方的に堆積しゲート電極１３の側
壁にも同じ膜厚だけ形成されるから、これを異方性ドラ
イエツチングで全面エツチングすることによりゲート電
極１３の側壁にのみ選択的に５ｉ０２膜２０を残すこと
ができる（第２図（ｂ））。
０ＫｅＶ、 ３ Ｘ １０” ／ ａｌの条件でイオン
注入し、ソース・ドレイン領域１４．１５を形成する（
第２図（ａ）） 、 この後、基板全面にプラズマＣ
ＶＤによりＳｉＯ□膜を４０００人堆積しＩＩＩＩＥな
どの異方性ドライエツチング法によりこのＳｉｎ、膜を
膜厚相当分だけエツチングする。プラズマＣＶＤによる
５ｉＯｚｌｌ’２は等方的に堆積しゲート電極１３の側
壁にも同じ膜厚だけ形成されるから、これを異方性ドラ
イエツチングで全面エツチングすることによりゲート電
極１３の側壁にのみ選択的に５ｉ０２膜２０を残すこと
ができる（第２図（ｂ））。
続いてプラズマＣＶＤにより基板全面にＳｉＮ膜を４０
００人堆積し、公知のレジストを用いた平坦化法とエッ
チバック法により、ゲート電極及びＳｉｎ、側壁表面を
露出させる（第２図（Ｃ））。 ここで２１は残された
ＳｉＮ膜である。
００人堆積し、公知のレジストを用いた平坦化法とエッ
チバック法により、ゲート電極及びＳｉｎ、側壁表面を
露出させる（第２図（Ｃ））。 ここで２１は残された
ＳｉＮ膜である。
次にフッ化アンモニウムを用いた選択ウェットエッチに
より５１０８側壁２ｏを除去し、この開口部からｐ型不
純物としてたとえばＺｎイオンを５００ＫｅＶ５Ｘ１０
”／ａＪでイオン注入する（第２図（ｄ） ）。
より５１０８側壁２ｏを除去し、この開口部からｐ型不
純物としてたとえばＺｎイオンを５００ＫｅＶ５Ｘ１０
”／ａＪでイオン注入する（第２図（ｄ） ）。
ソース・ドレイン領域１４．１５の一部にもＺｎイオン
が注入されているが、注入量がＳＬのそれに比べて小さ
いためと、高エネルギーの注入によって表面側は特に低
濃度となるために、レース・ドレイン領域１４．１５の
濃度低下による寄生抵抗の増大はほとんどない。またイ
オン注入の横方向散乱により動作層と基板の接合部の一
部にもｐ層が形成されるが同様の理由により問題はない
。
が注入されているが、注入量がＳＬのそれに比べて小さ
いためと、高エネルギーの注入によって表面側は特に低
濃度となるために、レース・ドレイン領域１４．１５の
濃度低下による寄生抵抗の増大はほとんどない。またイ
オン注入の横方向散乱により動作層と基板の接合部の一
部にもｐ層が形成されるが同様の理由により問題はない
。
この後、ＳｉＮ膜２１とはく離し、注入不純物の活性化
のアニールを＾Ｓ雰囲気中のキャップレス法により８０
０〜８５０℃で行い、ＡｕＧａ合金によるソース・ドレ
イン電極１８，１９を形成して、セルファライン型Ｇａ
Ａｓ −ＭＥＳＦＥＴが完成する（第２図（ｅ））。
のアニールを＾Ｓ雰囲気中のキャップレス法により８０
０〜８５０℃で行い、ＡｕＧａ合金によるソース・ドレ
イン電極１８，１９を形成して、セルファライン型Ｇａ
Ａｓ −ＭＥＳＦＥＴが完成する（第２図（ｅ））。
本実施例によるＮＨＳＦＥＴと、ｐ型バリア層を形成し
ない従来型ＭＥＳＦＥＴを同様の条件で作製し、その性
能を比較したところ、ゲート長を４１１１ｍからＩＩｍ
に縮小した場合の閾値電圧のシフト量は従来型が４００
＋ｍＶであるのに対し１本実施例では１００ｍＶと改善
された。この値は、ｎ十周囲の大部分をｐ型層で囲んだ
第５図のような実施例で得られた値６０＋ａＶに比べる
と、この点ではやや性能が劣る。ところが本実施例によ
るＭＥＳＦＥＴで構成した回路のゲート一段あたりの遅
延時間は３５ｐｓであり、第５図のようにｐ層でｎ十周
囲の大部分を囲んだ構造に比べ約２０％高速となってい
る。これは基板に対する容量が減少したためである。さ
らにｐ型バリア層のない従来構造と比較すると、遅延時
間の向上は４０％にものぼる。また、ｎ十周囲のごく一
部の基板との接面に浅くｐを形成する構造（第６図）で
は閾値電圧シフト量２００朧Ｖ、遅延時間は４０ｐｓで
あり、本実施例においてはこの構造よりも高い性能が得
られた。
ない従来型ＭＥＳＦＥＴを同様の条件で作製し、その性
能を比較したところ、ゲート長を４１１１ｍからＩＩｍ
に縮小した場合の閾値電圧のシフト量は従来型が４００
＋ｍＶであるのに対し１本実施例では１００ｍＶと改善
された。この値は、ｎ十周囲の大部分をｐ型層で囲んだ
第５図のような実施例で得られた値６０＋ａＶに比べる
と、この点ではやや性能が劣る。ところが本実施例によ
るＭＥＳＦＥＴで構成した回路のゲート一段あたりの遅
延時間は３５ｐｓであり、第５図のようにｐ層でｎ十周
囲の大部分を囲んだ構造に比べ約２０％高速となってい
る。これは基板に対する容量が減少したためである。さ
らにｐ型バリア層のない従来構造と比較すると、遅延時
間の向上は４０％にものぼる。また、ｎ十周囲のごく一
部の基板との接面に浅くｐを形成する構造（第６図）で
は閾値電圧シフト量２００朧Ｖ、遅延時間は４０ｐｓで
あり、本実施例においてはこの構造よりも高い性能が得
られた。
本発明は第慕図（ａ）（ｂ）で説明したソース・ドレイ
ン領域１４．１５を形成するイオン注入工程と、ゲート
電極側壁形成の工程を逆にすることができる。
ン領域１４．１５を形成するイオン注入工程と、ゲート
電極側壁形成の工程を逆にすることができる。
その場合には第３図に示されるようにｐ型領域が広がり
、ポテンシャルバリアとしての効力が強まる。この方法
によればチャネル領域のｎ型層１２と基板１１との境界
部分にｐ型層１６が形成されるように、ｐ型層形成のた
めのイオン注入の加速電圧、ドーズ量さらにイオン種を
選ぶことにより、高性能ＰＥＴを実現することが可能と
なる。
、ポテンシャルバリアとしての効力が強まる。この方法
によればチャネル領域のｎ型層１２と基板１１との境界
部分にｐ型層１６が形成されるように、ｐ型層形成のた
めのイオン注入の加速電圧、ドーズ量さらにイオン種を
選ぶことにより、高性能ＰＥＴを実現することが可能と
なる。
第１図は本発明の一実施例のＧａＡｓ −ＭＥＳＦＥＴ
を示す図、第２図（ａ）〜（ｅ）はその製造工程を説明
するための図、第３図は他の実施例のＧａＡｓ −ＭＥ
ＳＦＥＴを示す図、第４＠、第５図及び第６図は従来の
ＧａＡｓ−ＭＥＳＦＥＴを示す図である。 １１・・・半絶縁性ＧａＡｓ基板、１２・・・ｎ型動作
層、１３・・・ショットキー・ゲート電極、１４・・・
ｎ生型ソース領域、１５・・・ｎ中型ドレイン領域、
１６．１７・・・ｐ型バリア層。 １８・・・ソースｆｆ電極、１９・・・ドレインｉｌ！
極、２０・・・ＳｉＯ□膜、２１・・・ＳｉＮ膜、２２
・・・Ｎ型層。 代理人 弁理士 則 近 憲 佑 同 竹花喜久男 ず１ 第１図 ｌ 第２図 第２図 第３図
を示す図、第２図（ａ）〜（ｅ）はその製造工程を説明
するための図、第３図は他の実施例のＧａＡｓ −ＭＥ
ＳＦＥＴを示す図、第４＠、第５図及び第６図は従来の
ＧａＡｓ−ＭＥＳＦＥＴを示す図である。 １１・・・半絶縁性ＧａＡｓ基板、１２・・・ｎ型動作
層、１３・・・ショットキー・ゲート電極、１４・・・
ｎ生型ソース領域、１５・・・ｎ中型ドレイン領域、
１６．１７・・・ｐ型バリア層。 １８・・・ソースｆｆ電極、１９・・・ドレインｉｌ！
極、２０・・・ＳｉＯ□膜、２１・・・ＳｉＮ膜、２２
・・・Ｎ型層。 代理人 弁理士 則 近 憲 佑 同 竹花喜久男 ず１ 第１図 ｌ 第２図 第２図 第３図
Claims (4)
- （１）半絶縁性化合物半導体基板とこの基板の表面部に
形成された第１導電型の動作層と、この動作層上に形成
されたゲート電極と、このゲート電極を挟んで前記基板
表面部に前記動作層より深く形成された第１導電型で高
不純物濃度のソース及びドレン領域を備え、前記ゲート
電極側部下方の第１導電型の層と前記基板の境界部に、
第２導電型のバリア層をソースドレイン領域より深く形
成したことを特徴とする電界効果型半導体装置。 - （２）前記半絶縁性化合物半導体基板は半絶縁性ＧａＡ
ｓ基板であり、前記ゲート電極は動作層との間でショッ
トキー障壁を形成する特許請求の範囲第１項記載の電界
効果型半導体装置。 - （３）半絶縁性化合物半導体基板の表面部に第１導電型
の動作層を形成する工程と前記動作層上にゲート電極を
形成する工程と、前記ゲート電極をマスクとして第１導
電型で高不純物濃度のソース及びドレイン領域を形成す
る工程と、ゲート電極に側壁を形成したのち、別の絶縁
膜を形成し、さらにゲート電極と側壁を上部を露出させ
たのち側壁をとり除いてこの部分を開口部をとする工程
と、別の不純物のイオン注入により前記ゲート電極側部
下方の第１導電型と基板との接合部にソース及びドレイ
ン領域よりも深く第２導電型のバリア層を形成する工程
とを備えたことを特徴とする電界効果型半導体装置の製
造方法。 - （４）前記ゲート側壁形成の工程をソース・ドレイン領
域形成の前に行ない、ゲート電極及びゲート電極側壁を
マスクとしてソース・ドレイン領域を形成する特許請求
第３項記載の電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048652A JPH07123128B2 (ja) | 1986-03-07 | 1986-03-07 | 電界効果型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048652A JPH07123128B2 (ja) | 1986-03-07 | 1986-03-07 | 電界効果型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62206884A true JPS62206884A (ja) | 1987-09-11 |
| JPH07123128B2 JPH07123128B2 (ja) | 1995-12-25 |
Family
ID=12809286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61048652A Expired - Lifetime JPH07123128B2 (ja) | 1986-03-07 | 1986-03-07 | 電界効果型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123128B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376676A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | High breakdown voltage field effect power transistor |
| JPS61101080A (ja) * | 1984-10-24 | 1986-05-19 | Hitachi Ltd | 電界効果トランジスタ |
| JPS61222177A (ja) * | 1985-03-27 | 1986-10-02 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 |
-
1986
- 1986-03-07 JP JP61048652A patent/JPH07123128B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376676A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | High breakdown voltage field effect power transistor |
| JPS61101080A (ja) * | 1984-10-24 | 1986-05-19 | Hitachi Ltd | 電界効果トランジスタ |
| JPS61222177A (ja) * | 1985-03-27 | 1986-10-02 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07123128B2 (ja) | 1995-12-25 |
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