JPS6223128A - 素子分離領域の形成方法 - Google Patents
素子分離領域の形成方法Info
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- JPS6223128A JPS6223128A JP16185485A JP16185485A JPS6223128A JP S6223128 A JPS6223128 A JP S6223128A JP 16185485 A JP16185485 A JP 16185485A JP 16185485 A JP16185485 A JP 16185485A JP S6223128 A JPS6223128 A JP S6223128A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置における素子分離領域の形成方法に
関する。
関する。
半導体装置におい又は、素子分離領域を形成して素子間
を絶縁分離している。その素子分離領域の形成方法とし
て次のような方法が現在検討され℃いる。即ち第３図ｔ
ａｌに示す如くシリコン基板ｌに素子分離用の溝２を形
成し、この後酸化による酸化ｌｌ！１（Ｓ ＋ Ｏｘ膜
）３を形成し、その溝２を形成したシリコン基板１上全
面に多結晶シリコン（又はＳ ＩＯ２） ４をＣＶ Ｄ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄ＝ｐｏｓｉｔ
ｉｏｎ）法により厚（堆積させてトレンチ溝２を埋込み
この後ニップバックして同図［ｂｌに示す如くシリコン
基板１表面を平坦化して多結晶シリコン（又はＳｉＯ，
）４を埋込んだ素子分離領域５を形成している。
を絶縁分離している。その素子分離領域の形成方法とし
て次のような方法が現在検討され℃いる。即ち第３図ｔ
ａｌに示す如くシリコン基板ｌに素子分離用の溝２を形
成し、この後酸化による酸化ｌｌ！１（Ｓ ＋ Ｏｘ膜
）３を形成し、その溝２を形成したシリコン基板１上全
面に多結晶シリコン（又はＳ ＩＯ２） ４をＣＶ Ｄ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄ＝ｐｏｓｉｔ
ｉｏｎ）法により厚（堆積させてトレンチ溝２を埋込み
この後ニップバックして同図［ｂｌに示す如くシリコン
基板１表面を平坦化して多結晶シリコン（又はＳｉＯ，
）４を埋込んだ素子分離領域５を形成している。
しかしながら、このよう圧すると、エッチバックを均一
性、制御性よく行な５ことが困難であり、埋込まれた多
結晶シリコン（又はＳｉＯｘ）４の上部が第４図に示す
如（溝２内に落ち込んでしまう。
性、制御性よく行な５ことが困難であり、埋込まれた多
結晶シリコン（又はＳｉＯｘ）４の上部が第４図に示す
如（溝２内に落ち込んでしまう。
従って、この落ち込んだ溝部分を後段の工程で形成した
配線が横切った場合には断線や短絡（ショート）の原因
となる。
配線が横切った場合には断線や短絡（ショート）の原因
となる。
また、第５図に示す如くシリコン基板１に形成した素子
分離用溝２として溝幅の異なる溝が存在するとぎ、広い
溝を埋込むことができない。
分離用溝２として溝幅の異なる溝が存在するとぎ、広い
溝を埋込むことができない。
また溝２の溝形状（たとえばたる形状）によっては、第
６図に示す如く埋込み部に空洞６が生じるなどの問題が
ある。
６図に示す如く埋込み部に空洞６が生じるなどの問題が
ある。
なお、ドレンチアイル−ジョン法につい℃は、アイ−イ
ー・ディ拳エム１９８２年テクニカルダイジェスト（Ｉ
ＥＤＭ ８２ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳ
Ｔ）Ｐ２３７に記載されている。
ー・ディ拳エム１９８２年テクニカルダイジェスト（Ｉ
ＥＤＭ ８２ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳ
Ｔ）Ｐ２３７に記載されている。
本発明の目的は、素子分離用溝の埋込み上部がその溝内
に落ち込むことなく、かつ空洞を生じさせることなく、
しかも溝幅の異なる複数の前記溝をも同時に、単結晶シ
リコンあるいは多結晶シリコンに℃埋込むことができ、
もって高集積化を可能ならしめる素子分離領域を形成す
るよ５にした素子分離領域の形成方法を提供することに
ある。
に落ち込むことなく、かつ空洞を生じさせることなく、
しかも溝幅の異なる複数の前記溝をも同時に、単結晶シ
リコンあるいは多結晶シリコンに℃埋込むことができ、
もって高集積化を可能ならしめる素子分離領域を形成す
るよ５にした素子分離領域の形成方法を提供することに
ある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願におい℃開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、単結晶シリコン基板に素子分離用溝を形成し
、その溝内の側壁に酸化膜（ＳｉＯｘ膜）を形成し、前
記溝の底部の露出した単結晶シリコン上に、単結晶シリ
コンを選択エピタキシャル法により成長させて、又は多
結晶シリコンを選択ＣＶＤ法により堆積させて、前記溝
内部に前記単結晶シリコン又は多結晶シリコンを前記単
結晶シリコン基板表面近傍まで埋込み、この埋込んだ単
結晶シリコン又は多結晶シリコンの上部を熱酸化して酸
化膜（Ｓ ＋ Ｏｘ膜）を形成するようにした素子分離
領域の形成方法を提供するものであって、素子分離用溝
の埋込みに当って、単結晶シリコンを選択エピタキシャ
ル法により成長させ、又は多結晶シリコンを選択ＣＶＤ
法により堆積させることにしたので、素子分離用溝の埋
込み上部がその溝内に落ち込むことなく、かつ空洞を生
じさせることもなく、溝幅の異なる複数の前記溝をも同
時に前記単結晶シリコン又は多結晶シリコンにて埋込む
ことができ、もって高集積化を可能ならしめる素子分離
領域を形成することができるものである。
、その溝内の側壁に酸化膜（ＳｉＯｘ膜）を形成し、前
記溝の底部の露出した単結晶シリコン上に、単結晶シリ
コンを選択エピタキシャル法により成長させて、又は多
結晶シリコンを選択ＣＶＤ法により堆積させて、前記溝
内部に前記単結晶シリコン又は多結晶シリコンを前記単
結晶シリコン基板表面近傍まで埋込み、この埋込んだ単
結晶シリコン又は多結晶シリコンの上部を熱酸化して酸
化膜（Ｓ ＋ Ｏｘ膜）を形成するようにした素子分離
領域の形成方法を提供するものであって、素子分離用溝
の埋込みに当って、単結晶シリコンを選択エピタキシャ
ル法により成長させ、又は多結晶シリコンを選択ＣＶＤ
法により堆積させることにしたので、素子分離用溝の埋
込み上部がその溝内に落ち込むことなく、かつ空洞を生
じさせることもなく、溝幅の異なる複数の前記溝をも同
時に前記単結晶シリコン又は多結晶シリコンにて埋込む
ことができ、もって高集積化を可能ならしめる素子分離
領域を形成することができるものである。
〔実施例１〕
第１図ｆａｔ〜（ｆｌは本発明による素子分離領域の形
成方法の第１の実施例を示し、特に同図ｔｅｌｔｆｌは
例として本発明方法によって形成された素子分離領域に
よるＭＯ８素子間の分離を説明するものである。本発明
を第１図を用い℃以下説明する。
成方法の第１の実施例を示し、特に同図ｔｅｌｔｆｌは
例として本発明方法によって形成された素子分離領域に
よるＭＯ８素子間の分離を説明するものである。本発明
を第１図を用い℃以下説明する。
先ず、同図［ａｌに示す如（Ｐ形単結晶シリコン基板１
１上に酸化による５ｉＯｚ膜１２を形成し、更にシリコ
ンナイトライド（Ｓ １ｓＮ４） Ｋ １３およびマス
ク部材としての５ｉｎ２膜１４を順次形成し、コノ後５
ｉｎ２ｒＩＡ１４ ＋ ５ｌｓＮａ 膜１４ 、 Ｓ
１ｌＮ４膜１３およびＳ ＋ Ｏｘ ｌｌｉ＠ １２
に対し、素子分離用のトレンチ溝部のパターニングを行
ない露出した単結晶シリコン基板１１を５ｉｎｔ膜１４
をマスクとし１異方性エツチングによりエツチングして
たとえば０．３〜７μｍの溝１５を形成し、その溝１５
内を酸化して第１の絶縁膜としてのＳｉｎ、膜１６を形
成する。次にイオン打込みにより溝底部のＳｉ基板にチ
ャネルストッパとしてのｐ 層４３を形成する。なお、
Ｓｉ、Ｎ＜膜１３の下地Ｋ Ｓ ｉ Ｏ！膜１２を形成
しているが、これは膜圧よる応力緩和のためである。
１上に酸化による５ｉＯｚ膜１２を形成し、更にシリコ
ンナイトライド（Ｓ １ｓＮ４） Ｋ １３およびマス
ク部材としての５ｉｎ２膜１４を順次形成し、コノ後５
ｉｎ２ｒＩＡ１４ ＋ ５ｌｓＮａ 膜１４ 、 Ｓ
１ｌＮ４膜１３およびＳ ＋ Ｏｘ ｌｌｉ＠ １２
に対し、素子分離用のトレンチ溝部のパターニングを行
ない露出した単結晶シリコン基板１１を５ｉｎｔ膜１４
をマスクとし１異方性エツチングによりエツチングして
たとえば０．３〜７μｍの溝１５を形成し、その溝１５
内を酸化して第１の絶縁膜としてのＳｉｎ、膜１６を形
成する。次にイオン打込みにより溝底部のＳｉ基板にチ
ャネルストッパとしてのｐ 層４３を形成する。なお、
Ｓｉ、Ｎ＜膜１３の下地Ｋ Ｓ ｉ Ｏ！膜１２を形成
しているが、これは膜圧よる応力緩和のためである。
次に同図［ｂｌに示す如く異方性エツチングによりＳ
ｒ ０２膜１６をエツチングして溝１５の底面１７に単
結晶シリコン基板１１を露・出させる。
ｒ ０２膜１６をエツチングして溝１５の底面１７に単
結晶シリコン基板１１を露・出させる。
次に同図Ｃ）に示す如（、溝１５内の単結晶シリコン基
板１１の露出した部分即ち選択エピタキシャル法により
底面１７の単結晶シリコン上にのみ単結晶シリコンを成
長させて、溝１５内部に単結晶シリコン１８を単結晶シ
リコン基板１１表面近傍まで埋込み、Ｓｉ、Ｎ＋膜１３
を耐酸化マスクとして熱酸化を行ないこの埋込んだ単結
晶シリコン１８の上部に、第２の絶縁膜としてのＳｉｎ
、膜１９を形成する。なおＳｉｎ、膜１９の形成前にイ
オン打込み罠より単結晶シリコン１８表面にチャネルス
トッパとしてのｐ＋層４４を形成してもよい。
板１１の露出した部分即ち選択エピタキシャル法により
底面１７の単結晶シリコン上にのみ単結晶シリコンを成
長させて、溝１５内部に単結晶シリコン１８を単結晶シ
リコン基板１１表面近傍まで埋込み、Ｓｉ、Ｎ＋膜１３
を耐酸化マスクとして熱酸化を行ないこの埋込んだ単結
晶シリコン１８の上部に、第２の絶縁膜としてのＳｉｎ
、膜１９を形成する。なおＳｉｎ、膜１９の形成前にイ
オン打込み罠より単結晶シリコン１８表面にチャネルス
トッパとしてのｐ＋層４４を形成してもよい。
この後、同図ｔｄｌに示すようにＳｉ３Ｎ４膜１３およ
びＳｉＱ、膜１２を除去する。これにより素子分離領域
２０が形成される。
びＳｉＱ、膜１２を除去する。これにより素子分離領域
２０が形成される。
次に同図ｔｅｌに示す如くゲート酸化膜２１を形成し、
この後ゲート電極（ここでは、たとえば多結晶シリコン
ゲート電極）２２を形成し、更にソース、ドレイン頓域
としてのＮ 拡散層２３を形成する。更に同図１ｆｌに
示す如（層間絶縁膜としての５ｉｎｔ膜２４を形成し、
この後コンタクト孔２５゜を形成し、Ａ２配１ｆｉＡ２
６を形成する。このようにして素子分離領域２０によっ
′１：ＮチャンネルＭＯＳトランジスタ２７と２８が絶
縁分離される。
この後ゲート電極（ここでは、たとえば多結晶シリコン
ゲート電極）２２を形成し、更にソース、ドレイン頓域
としてのＮ 拡散層２３を形成する。更に同図１ｆｌに
示す如（層間絶縁膜としての５ｉｎｔ膜２４を形成し、
この後コンタクト孔２５゜を形成し、Ａ２配１ｆｉＡ２
６を形成する。このようにして素子分離領域２０によっ
′１：ＮチャンネルＭＯＳトランジスタ２７と２８が絶
縁分離される。
なお同図１ｃｌでは、溝１５の底部の露出した単結晶シ
リコン上に単結晶シリコンを選択エピタキシャル法によ
り成長させ″Ｃ溝１５内部を単結晶シリコン１８にて埋
込んでいるが、溝１５の底部の露出した単結晶シリコン
上にのみ多結晶シリコン１８′を選択ＣＶＤ法により堆
積させて溝１５内部を多結晶シリコン１８′にて前述し
たと同様に単結晶シリコン基板１１表面近傍まで埋込ん
でもよい。この場合も、埋込んだ多結晶シリコン１８′
の上部を熱酸化することにより第２の絶縁膜としてのＳ
ｉｎ！膜１９′ヲ形成することになる。
リコン上に単結晶シリコンを選択エピタキシャル法によ
り成長させ″Ｃ溝１５内部を単結晶シリコン１８にて埋
込んでいるが、溝１５の底部の露出した単結晶シリコン
上にのみ多結晶シリコン１８′を選択ＣＶＤ法により堆
積させて溝１５内部を多結晶シリコン１８′にて前述し
たと同様に単結晶シリコン基板１１表面近傍まで埋込ん
でもよい。この場合も、埋込んだ多結晶シリコン１８′
の上部を熱酸化することにより第２の絶縁膜としてのＳ
ｉｎ！膜１９′ヲ形成することになる。
以上から判るように素子分離領域２０の形成に当り、素
子分離用トレンチ溝１５を埋込む方法として、同図１ｂ
ｌｌｃｌに示すように溝１５内の単結晶シリコン基板１
１の露出した底面１７部分の単結晶シリコンの上部のみ
、選択エピタキシャル法により単結晶シリコン１８を成
長させ′″Ｃ（又は選択ＣＶＤ法により多結晶シリコン
１８を堆積させて）、溝１５内部を単結晶シリコン１８
（又は多結晶シリコン１８）にて埋込むようにしたので
、埋込んだ単結晶シリコン１８（又は多結晶シリコン１
８）の上部が溝１５内に落ち込むことなく、かつ従来の
如き空洞を生じさせることなくトレンチ溝１５を単結晶
シリコン１８（又は多結晶シリコン１８′）に℃単結晶
シリコン基板１１表面近傍まで埋込むことができ、しか
も溝幅の異なる複数の溝１５（たとえばＭＯＳメモリに
おい℃メモリセルの分離用の溝幅は小さいが、周辺回路
における素子分離用の溝幅は太きいなど溝幅は場所によ
り必ずしも一様ではない。）をも同時に単結晶シリコン
１８（又は多結晶シリコン１８′）に−’１１込むこと
ができる。
子分離用トレンチ溝１５を埋込む方法として、同図１ｂ
ｌｌｃｌに示すように溝１５内の単結晶シリコン基板１
１の露出した底面１７部分の単結晶シリコンの上部のみ
、選択エピタキシャル法により単結晶シリコン１８を成
長させ′″Ｃ（又は選択ＣＶＤ法により多結晶シリコン
１８を堆積させて）、溝１５内部を単結晶シリコン１８
（又は多結晶シリコン１８）にて埋込むようにしたので
、埋込んだ単結晶シリコン１８（又は多結晶シリコン１
８）の上部が溝１５内に落ち込むことなく、かつ従来の
如き空洞を生じさせることなくトレンチ溝１５を単結晶
シリコン１８（又は多結晶シリコン１８′）に℃単結晶
シリコン基板１１表面近傍まで埋込むことができ、しか
も溝幅の異なる複数の溝１５（たとえばＭＯＳメモリに
おい℃メモリセルの分離用の溝幅は小さいが、周辺回路
における素子分離用の溝幅は太きいなど溝幅は場所によ
り必ずしも一様ではない。）をも同時に単結晶シリコン
１８（又は多結晶シリコン１８′）に−’１１込むこと
ができる。
このように単結晶シリコン基板に溝１５′？：形成し、
この溝１５内の［壁にＳｉｎ、膜１６を形成し、この後
湾１５内を単結晶シリコン１８（又は多結晶シリコン１
８）にて埋込んで得られる素子分離領域２０によりＬＳ
Ｉの高集積化が可能となる。
この溝１５内の［壁にＳｉｎ、膜１６を形成し、この後
湾１５内を単結晶シリコン１８（又は多結晶シリコン１
８）にて埋込んで得られる素子分離領域２０によりＬＳ
Ｉの高集積化が可能となる。
なお、素子分離領域２０（特に単結晶シリコン１３、多
結晶シリコン１８′部分）はシリコン基板１１と同電位
となる。この場合シリコン基板１１と同じ不純物を単結
晶シリコン１８．多結晶シリコン１８部分に高濃度に入
れておくとよい。このようＫして、ＭＯ８素子間がシリ
コン基板１１と同電位の素子分離領域２０によっ℃分離
できることになる。
結晶シリコン１８′部分）はシリコン基板１１と同電位
となる。この場合シリコン基板１１と同じ不純物を単結
晶シリコン１８．多結晶シリコン１８部分に高濃度に入
れておくとよい。このようＫして、ＭＯ８素子間がシリ
コン基板１１と同電位の素子分離領域２０によっ℃分離
できることになる。
また６溝１５の深さにばらつきがあっても、前述したよ
うに溝１５の埋込みに当って選択エピタキシャル法や選
択ＣＶＤ法を用いているので、６溝１５を問題な（埋込
むことができる。
うに溝１５の埋込みに当って選択エピタキシャル法や選
択ＣＶＤ法を用いているので、６溝１５を問題な（埋込
むことができる。
また第１図１ｄｌでＳｉ３Ｎ４膜１３を除去した後、全
面にＳｉｎ、膜を堆積させ、さらにホトレジストを塗布
して平坦化させたうえで、ホトレジストとＳｉＯ□の選
択化を１程度にした異方性エツチングにより（ｏｔの−
ｉｘｗ変エルコトテ、Ｓ＋Ｏｔ［１２と同一の選択比に
することができる。）前記ホトレジスト及びＳｉｎ、膜
をエッチすれば、シリコン基板１１表面をより一層平坦
化させることができる。
面にＳｉｎ、膜を堆積させ、さらにホトレジストを塗布
して平坦化させたうえで、ホトレジストとＳｉＯ□の選
択化を１程度にした異方性エツチングにより（ｏｔの−
ｉｘｗ変エルコトテ、Ｓ＋Ｏｔ［１２と同一の選択比に
することができる。）前記ホトレジスト及びＳｉｎ、膜
をエッチすれば、シリコン基板１１表面をより一層平坦
化させることができる。
〔実施例２〕
第２図１ａｌ〜ｔｆｌは本発明による素子分離領域の形
成方法の第２の実施例を示すものであっ℃、この本発明
方法によって形成された素子分離領域によっ℃たとえば
第１図１ｄｌのようにＭＯ８素子間の絶縁分離を行なう
ものである。
成方法の第２の実施例を示すものであっ℃、この本発明
方法によって形成された素子分離領域によっ℃たとえば
第１図１ｄｌのようにＭＯ８素子間の絶縁分離を行なう
ものである。
以下、本発明を第２図を用いて説明する。
先ず、同図１ａｌに示す如くｐ形シリコン基板３１上全
面に酸化膜（Ｓｉｎ、膜）３２？：形成し、更にシリコ
ンナイトライド（ｓｉｓＮ４）膜３３およびりんシリケ
ートガラス（ＰＳＧ）膜３４を順次形成する。５ｉＯ１
膜３２は膜による応力緩和のためＳｉ、Ｎ４膜３３ の
下地として用いている。これらのＰＳＧ膜３４．更ＫＳ
ｉ＄Ｎ４膜３３．Ｓｉｎｇ膜３２に対し、素子分離用の
トレンチ溝部のパターニングを行ない、露出したシリコ
ン基板３１を、ＰＳＧ膜３４、Ｓｉ、Ｎ、膜３３および
Ｓｉｎ、膜３２をマスクとして異方性エツチングにより
エッチしてトレンチ溝３５を形成し、この後その溝３５
の内壁を酸化して第３の絶縁膜としての酸化膜（Ｓ＋Ｏ
ｔｇｉ）３６Ｙ形成する。次にイオン打込みにより溝底
部のＳｉ基板にチャネルストッパ層としてのｐ”層４５
を形成する。なお、ＰＳＧ膜３４を用いているが、ボロ
ンシリケートガラス（ＢＳＧ）膜など不純物をドープし
た絶縁膜（酸化膜を含む）を用いてもよい。
面に酸化膜（Ｓｉｎ、膜）３２？：形成し、更にシリコ
ンナイトライド（ｓｉｓＮ４）膜３３およびりんシリケ
ートガラス（ＰＳＧ）膜３４を順次形成する。５ｉＯ１
膜３２は膜による応力緩和のためＳｉ、Ｎ４膜３３ の
下地として用いている。これらのＰＳＧ膜３４．更ＫＳ
ｉ＄Ｎ４膜３３．Ｓｉｎｇ膜３２に対し、素子分離用の
トレンチ溝部のパターニングを行ない、露出したシリコ
ン基板３１を、ＰＳＧ膜３４、Ｓｉ、Ｎ、膜３３および
Ｓｉｎ、膜３２をマスクとして異方性エツチングにより
エッチしてトレンチ溝３５を形成し、この後その溝３５
の内壁を酸化して第３の絶縁膜としての酸化膜（Ｓ＋Ｏ
ｔｇｉ）３６Ｙ形成する。次にイオン打込みにより溝底
部のＳｉ基板にチャネルストッパ層としてのｐ”層４５
を形成する。なお、ＰＳＧ膜３４を用いているが、ボロ
ンシリケートガラス（ＢＳＧ）膜など不純物をドープし
た絶縁膜（酸化膜を含む）を用いてもよい。
次に同図ｔｂｌに示すようにＣＶＤ法により全面に多結
晶シリコン膜３７を厚さ０．１〜０．２μｍ形成し、温
度９００〜１０００℃に℃アニールを行なう。このアニ
ール処理によりＰＳＧ膜３膜上４上結晶シリコン膜３７
にのみ、ＰＳＧ膜３膜中４中んｔＰｌをドープする。
晶シリコン膜３７を厚さ０．１〜０．２μｍ形成し、温
度９００〜１０００℃に℃アニールを行なう。このアニ
ール処理によりＰＳＧ膜３膜上４上結晶シリコン膜３７
にのみ、ＰＳＧ膜３膜中４中んｔＰｌをドープする。
次に同図１ｃｌに示す如く多結晶シリコン膜３７を熱酸
化して酸化膜（Ｓｉ０ｍ膜）３８を形成する。
化して酸化膜（Ｓｉ０ｍ膜）３８を形成する。
この場合、ＰＳＧ膜３膜上４上結晶シリコンはりんがド
ープされ℃いるため、酸化速度が速く、すべて酸化され
るが、溝３５内の多結晶シリコン３７につい℃はりんが
ドープされ℃いないため表面のみ酸化される。
ープされ℃いるため、酸化速度が速く、すべて酸化され
るが、溝３５内の多結晶シリコン３７につい℃はりんが
ドープされ℃いないため表面のみ酸化される。
次にＳ ｉ Ｏ，膜３８を異方性エツチングすることに
より、同図ｔｄｌに示す如く溝３５底面３９に多結晶シ
リコンを露出させ、この後この露出した多結晶シリコン
上にのみ選択ＣＶＤ法により選択的に多結晶シリコン４
０を堆積させて、溝３５内部をこの多結晶シリコン４０
にてシリコン基板３１表面近傍まで埋込む。
より、同図ｔｄｌに示す如く溝３５底面３９に多結晶シ
リコンを露出させ、この後この露出した多結晶シリコン
上にのみ選択ＣＶＤ法により選択的に多結晶シリコン４
０を堆積させて、溝３５内部をこの多結晶シリコン４０
にてシリコン基板３１表面近傍まで埋込む。
次に同図１ｅｔに示す如（ＰＳＧ膜３４？：除去し、Ｓ
ｉ３Ｎ４膜３３を耐酸化マスクとして熱酸化を行ない溝
３５内に埋込んだ多結晶シリコン４０の上部に第４の絶
縁膜としてのＳｉｎｇ膜４１膜形１’形成これにより素
子分離領域４２が形成される。
ｉ３Ｎ４膜３３を耐酸化マスクとして熱酸化を行ない溝
３５内に埋込んだ多結晶シリコン４０の上部に第４の絶
縁膜としてのＳｉｎｇ膜４１膜形１’形成これにより素
子分離領域４２が形成される。
次に同図げ１に示すようにＳｉ、Ｎ４膜およびＳ ｉＯ
ｘ膜３２を除去する。このように形成された素子分離領
域４２によっ℃第１図１ｆｌ Ｋ示すようなＭＯ３素子
間が絶縁分離されることになる。
ｘ膜３２を除去する。このように形成された素子分離領
域４２によっ℃第１図１ｆｌ Ｋ示すようなＭＯ３素子
間が絶縁分離されることになる。
以上のようにして形成された素子分離領域４２の形成に
当り、素子分離用溝３５を埋込む方法として、第２図Ｆ
ｄｌに示すように溝３５内の底部の露出した多結晶シリ
コン上に選択ＣＶＤ法により多結晶シリコン４０ｆｔ堆
積させて溝３５内部を多結晶シリコン４０に′″ＣＣ埋
込うにしたので、前述した実施例１と同様の作用効果な
どを奏する。
当り、素子分離用溝３５を埋込む方法として、第２図Ｆ
ｄｌに示すように溝３５内の底部の露出した多結晶シリ
コン上に選択ＣＶＤ法により多結晶シリコン４０ｆｔ堆
積させて溝３５内部を多結晶シリコン４０に′″ＣＣ埋
込うにしたので、前述した実施例１と同様の作用効果な
どを奏する。
（１）素子分離用溝の埋込みに当っ℃、単結晶シリコン
を選択エピタキシャル法により成長させ、又は多結晶シ
リコンを選択ＣＶＤ法により堆積させて前記溝内を埋込
むようにしたので、素子分離用溝の埋込み上部がその溝
内圧落ち込むことなく、かつ空洞を生じさせることなく
、溝幅の異なる複数の前記溝をも同時に前記単結晶シリ
コン又は多結晶シリコンにて埋込むことができる。
を選択エピタキシャル法により成長させ、又は多結晶シ
リコンを選択ＣＶＤ法により堆積させて前記溝内を埋込
むようにしたので、素子分離用溝の埋込み上部がその溝
内圧落ち込むことなく、かつ空洞を生じさせることなく
、溝幅の異なる複数の前記溝をも同時に前記単結晶シリ
コン又は多結晶シリコンにて埋込むことができる。
＋２１ １１１により高集積化を可能ならしめる素子分
離領域を形成することができる。
離領域を形成することができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１の実施
例（第１図）では第２の絶縁膜として、およびＳ ｉ
Ｏｘ膜１９（１９’）を用い℃いるが、要は絶縁膜であ
ればよい。また第１の実施例ではマスク部材としＣＳ
ｉ Ｏ，膜１４を用いているが、ＰＳＧ膜やその他の酸
化膜を用いてもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１の実施
例（第１図）では第２の絶縁膜として、およびＳ ｉ
Ｏｘ膜１９（１９’）を用い℃いるが、要は絶縁膜であ
ればよい。また第１の実施例ではマスク部材としＣＳ
ｉ Ｏ，膜１４を用いているが、ＰＳＧ膜やその他の酸
化膜を用いてもよい。
また第２の実施例（第２図）では、第３の絶縁膜および
第４の絶縁膜として、夫々Ｓｉ０ｇ膜３６およびＳｉｎ
ｇ膜４１膜用１ているが、要は絶縁膜であればよい。
第４の絶縁膜として、夫々Ｓｉ０ｇ膜３６およびＳｉｎ
ｇ膜４１膜用１ているが、要は絶縁膜であればよい。
以上、ＮＭＯＳ Ｉ Ｃの素子分離とじ℃説明したが、
第７図に示すように、０ＭＯ８ＩＣのウェル分離にも適
用できる。
第７図に示すように、０ＭＯ８ＩＣのウェル分離にも適
用できる。
以上の説明では主とじ℃本発明者によってなされた発明
をその背景となった利用分野であるＭＯ３ＬＳＩなどＭ
ＯＳデバイスの素子間分離技術に適用した場合につい℃
説明したが、それに限定されるものではなく、たとえば
バイポーラＬＳＩなどバイポーラデバイスの素子間分離
技術、更には半導体装置全般の絶縁分離技術に適用でき
る。更にまた本発明の一部はダイナミックＲＡＭにおけ
る溝形キャパシターを作ったときの埋込みにも適用する
ことができる。
をその背景となった利用分野であるＭＯ３ＬＳＩなどＭ
ＯＳデバイスの素子間分離技術に適用した場合につい℃
説明したが、それに限定されるものではなく、たとえば
バイポーラＬＳＩなどバイポーラデバイスの素子間分離
技術、更には半導体装置全般の絶縁分離技術に適用でき
る。更にまた本発明の一部はダイナミックＲＡＭにおけ
る溝形キャパシターを作ったときの埋込みにも適用する
ことができる。
第１図（ａｌ〜ｌｆｌは夫々本発明による素子分離領域
の形成方法の第１実施例を示す要部工程断面図、第２図
ｔａｌ〜げ）は夫々本発明による素子分離領域の形成方
法の第２の実施例を示す要部工程断面図１、第３図［ａ
ｌおよびｌｂｌは従来の素子分離領域の形成方法の一例
を示す☆部工程断面図、 第４図〜第６図は従来方法による場合の問題点を説明す
るための説明図、 第７図は、本発明の他の実施例であるＣＭＯ８ＩＣのウ
ェル分離工程を示す断面図である。 １１・・・ｐ形単結晶シリコン基板、１２．１４゜１６
、１９ 、１９’・・・Ｓｉｎ、膜、１３・・・Ｓ
ｉ ｓ Ｎ、膜、１５・・・素子分離用トレンチ溝、１
７・・・溝の底面、１８・・・単結晶シリコン、１８・
・・多結晶シリコン、２０・・・素子分離領域、３１・
・・シリコン基板、３２．３６，３８．４１・・・Ｓｉ
ｎ、膜、３３・・・Ｓｉ３Ｎ４＃ｔＬ ３４・・・ＰＳ
Ｇｌ［，３５・・・素子分離用トレンチ溝、３７．４０
・・・多結晶シリコン、３９・・・溝の底面、４２・・
・素子分離領域、４３，４４．４５・・・チャネルスト
ッパ層、４６・・・単結晶シリコン、４７・・・３Ｉ０
１膜、４８・・・単結晶シリコン、４９・・・ウェル分
離領域、５０・・・Ｎ型ウェル、５１・・・Ｐウェル、
５２・・・ゲート電極、５３・・・Ｎ 拡散層、５４・
・・Ｐ 拡散層、５５・・・ｓｉｏ、、ｓ６・・・コン
タクト穴、５７・・・Ａｉ配線。 代理人 弁理士 小 川 勝 男 ；第 １
図 第 １ 図 第 ２ 図 第 ２ 図 第 ５ 図 第 ６ 図 第 ７ 図
の形成方法の第１実施例を示す要部工程断面図、第２図
ｔａｌ〜げ）は夫々本発明による素子分離領域の形成方
法の第２の実施例を示す要部工程断面図１、第３図［ａ
ｌおよびｌｂｌは従来の素子分離領域の形成方法の一例
を示す☆部工程断面図、 第４図〜第６図は従来方法による場合の問題点を説明す
るための説明図、 第７図は、本発明の他の実施例であるＣＭＯ８ＩＣのウ
ェル分離工程を示す断面図である。 １１・・・ｐ形単結晶シリコン基板、１２．１４゜１６
、１９ 、１９’・・・Ｓｉｎ、膜、１３・・・Ｓ
ｉ ｓ Ｎ、膜、１５・・・素子分離用トレンチ溝、１
７・・・溝の底面、１８・・・単結晶シリコン、１８・
・・多結晶シリコン、２０・・・素子分離領域、３１・
・・シリコン基板、３２．３６，３８．４１・・・Ｓｉ
ｎ、膜、３３・・・Ｓｉ３Ｎ４＃ｔＬ ３４・・・ＰＳ
Ｇｌ［，３５・・・素子分離用トレンチ溝、３７．４０
・・・多結晶シリコン、３９・・・溝の底面、４２・・
・素子分離領域、４３，４４．４５・・・チャネルスト
ッパ層、４６・・・単結晶シリコン、４７・・・３Ｉ０
１膜、４８・・・単結晶シリコン、４９・・・ウェル分
離領域、５０・・・Ｎ型ウェル、５１・・・Ｐウェル、
５２・・・ゲート電極、５３・・・Ｎ 拡散層、５４・
・・Ｐ 拡散層、５５・・・ｓｉｏ、、ｓ６・・・コン
タクト穴、５７・・・Ａｉ配線。 代理人 弁理士 小 川 勝 男 ；第 １
図 第 １ 図 第 ２ 図 第 ２ 図 第 ５ 図 第 ６ 図 第 ７ 図
Claims (1)
- 【特許請求の範囲】 １、単結晶シリコン基板に素子分離用溝を形成する工程
と、前記溝内の側壁に二酸化ケイ素膜を形成する工程と
、前記溝の底部の露出した単結晶シリコン上に単結晶シ
リコンを選択エピタキシャル法により成長させて前記溝
内部に前記単結晶シリコンを前記単結晶シリコン基板表
面近傍まで埋込み、この埋込んだ単結晶シリコンの上部
に第２の絶縁膜を形成する工程とを備えてなることを特
徴とする素子分離領域の形成方法。 ２、前記第１の絶縁膜として酸化による二酸化ケイ素膜
を用いてなる特許請求の範囲第１項記載の素子分離領域
の形成方法。 ３、前記第２の絶縁膜として、埋込まれた単結晶シリコ
ンの上部を熱酸化して得られる二酸化ケイ素膜を用いて
なる特許請求の範囲第１項又は第２項記載の素子分離領
域の形成方法。 ４、前記素子分離用溝の形成工程は、単結晶シリコン基
板上にシリコンナイトライド膜およびマスク部材を順次
形成し、この後前記マスク部材および前記シリコンナイ
トライド膜に対し、前記溝部のパターニングを行ない、
露出した前記単結晶シリコン基板をエッチングして前記
溝を形成するようにした特許請求の範囲第１項ないし第
３項のいずれかに記載の素子分離領域の形成方法。 ５、単結晶シリコン基板に素子分離用溝を形成する工程
と、前記溝内の側壁に二酸化ケイ素膜を形成する工程と
、前記溝の底部の露出した単結晶シリコン上に多結晶シ
リコンを選択ＣＶＤ法により堆積させて前記溝内部に前
記多結晶シリコンを前記単結晶シリコン基板表面近傍ま
で埋込み、この埋込んだ多結晶シリコンの上部に第２の
絶縁膜を形成する工程とを備えてなることを特徴とする
素子分離領域の形成方法。 ６、前記第１の絶縁膜として、酸化による二酸化ケイ素
膜を用いてなる特許請求の範囲第５項記載の素子分離領
域の形成方法。 ７、前記第２の絶縁膜として、埋込まれた多結晶シリコ
ンの上部を熱酸化して得られる二酸化ケイ素膜を用いて
なる特許請求の範囲第５項又は第６項記載の素子分離領
域の形成方法。 ８、前記素子分離用溝の形成工程は、単結晶シリコン基
板上にシリコンナイトライド膜およびマスク部材を順次
形成し、この後前記マスク部材および前記シリコンナイ
トライド膜に対し、前記溝部のパターニングを行ない、
露出した前記単結晶シリコン基板をエッチングして前記
溝を形成するようにした特許請求の範囲第５項ないし第
７項記載の素子分離領域の形成方法。 ９、シリコン基板に素子分離用溝を形成する工程と、前
記溝の内壁全面に少なくとも第３の絶縁膜を形成し、か
つ前記溝底部のみに多結晶シリコンが露出するように多
結晶シリコン膜を形成する工程と、前記溝の底部の露出
した多結晶シリコン上に多結晶シリコンを選択ＣＶＤ法
により堆積させて前記溝内部に前記多結晶シリコンを前
記シリコン基板表面近傍まで埋込み、その埋込んだ多結
晶シリコンの上部に第４の絶縁膜を形成する工程とを備
えてなることを特徴とする素子分離領域の形成方法。 １０、前記第３の絶縁膜として、酸化による二酸化ケイ
素膜を用いてなる特許請求の範囲第９項記載の素子分離
領域の形成方法。 １１前記第４の絶縁膜として埋込まれた多結晶シリコン
の上部を熱酸化して得られる二酸化ケイ素膜を用いてな
る特許請求の範囲第１０項記載の素子分離領域の形成方
法。 １２シリコン基板上にシリコンナイトライド膜および不
純物をドープした絶縁膜を形成した後、素子分離用溝を
形成し、次に多結晶シリコン膜をＣＶＤ法により全面に
形成し、この後アニール処理を行ない、更に熱酸化によ
り前記溝内の多結晶シリコン膜は一部の厚さを残し、酸
化膜とし、溝部の多結晶シリコン膜はすべて酸化膜とす
る。次に異方性エッチングにより前記酸化膜をエッチし
て前記溝の底部のみ多結晶シリコンを露出させ、この多
結晶シリコン上に選択ＣＶＤ法により多結晶シリコンを
堆積させて前記溝内部に前記多結晶シリコンを前記シリ
コン基板表面近傍まで埋込み、次に前記絶縁膜を除去し
、埋込んだ多結晶シリコンの上部を熱酸化して二酸化ケ
イ素膜を形成し、この後前記シリコンナイトライド膜を
除去するようにした特許請求の範囲第９項記載の素子分
離領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16185485A JPS6223128A (ja) | 1985-07-24 | 1985-07-24 | 素子分離領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16185485A JPS6223128A (ja) | 1985-07-24 | 1985-07-24 | 素子分離領域の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6223128A true JPS6223128A (ja) | 1987-01-31 |
Family
ID=15743210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16185485A Pending JPS6223128A (ja) | 1985-07-24 | 1985-07-24 | 素子分離領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6223128A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292644A (ja) * | 1987-05-26 | 1988-11-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01120842A (ja) * | 1987-09-28 | 1989-05-12 | Texas Instr Inc <Ti> | 半導体の分離領域 |
| DE4139200A1 (de) * | 1991-01-16 | 1992-07-23 | Gold Star Electronics | Verfahren zum bilden einer isolierten schicht einer halbleitervorrichtung |
| JP2009250432A (ja) * | 2008-04-11 | 2009-10-29 | Nippon Pillar Packing Co Ltd | メカニカルシール及びメカニカルシール装置 |
-
1985
- 1985-07-24 JP JP16185485A patent/JPS6223128A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292644A (ja) * | 1987-05-26 | 1988-11-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01120842A (ja) * | 1987-09-28 | 1989-05-12 | Texas Instr Inc <Ti> | 半導体の分離領域 |
| DE4139200A1 (de) * | 1991-01-16 | 1992-07-23 | Gold Star Electronics | Verfahren zum bilden einer isolierten schicht einer halbleitervorrichtung |
| DE4139200C2 (de) * | 1991-01-16 | 1993-12-23 | Gold Star Electronics | Verfahren zum Bilden einer inselförmigen isolierten Siliziumschicht in einer Halbleitervorrichtung |
| JP2009250432A (ja) * | 2008-04-11 | 2009-10-29 | Nippon Pillar Packing Co Ltd | メカニカルシール及びメカニカルシール装置 |
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